Perfil (CV) del personal docente investigador

Briz Velasco, José Luis

Departamento: Departamento de Informática e Ingeniería de Sistemas

Área: Arquitectura y Tecnología de Computadores

Centro: Escuela de Ingeniería y Arquitectura

Research Institute: INSTITUTO DE INVESTIGACIÓN EN INGENIERÍA DE ARAGÓN (I3A)

Grupo: T58_23R: gaZ: grupo de Arquitectura de Computadores de la Universidad de Zaragoza

Códigos UNESCO

Arquitectura de ordenadores

Tramos de investigación

CNEAI research evaluation. 01/01/23
CNEAI research evaluation. 01/01/17
CNEAI research evaluation. 01/01/08

Categoría profesional: Prof. Titular Univ.

Página web: http://webdiis.unizar.es/~briz/

ORCID: 0000-0001-5940-9837

Líneas de investigación

Ingenierías
Ciencias de la computación y tecnología informática

Titulaciones universitarias

Postgrado en informática. Centro Politécnico Superior Universidad de Zaragoza. 1990
Licenciado en Ciencias Sección Geología. Facultad de Ciencias. 1988

Doctorados

Doctor Ingeniero en Informática. Centro Politécnico Superior Universidad de Zaragoza. 1996



Mi carrera investigadora comienza en la Universidad de Zaragoza (UZ) con una tesis doctoral en Sistemas de Eventos Discretos, en la que propuse las Funciones de Activación Lineales (LEFs), un método eficiente para caracterizar la habilitación de transiciones en Redes de Petri, junto con contribuciones al modelado de arquitecturas segmentadas (pipelined). Tras incorporarme al grupo de Arquitectura de Computadores de la UZ (gaZ), orienté mi investigación hacia la arquitectura de computadores de altas prestaciones, contribuyendo a técnicas de hardware prefetching y codirigiendo una tesis doctoral. El trabajo mereció el Best Paper Award en el primer Data Prefetching Championship, convocado por Intel en 2009. Mi investigación actual se centra en el encaminamiento, planificación y tolerancia a fallos en redes TSN. Codirijo dos tesis, un estudiante de máster y varios estudiantes de grado. Los primeros resultados han sido publicados (WODES 2024, IEEE Access 2024, TSN/A 2024, ECTRS-IC 2025), y seguimos avanzando en nuevas aportaciones. Anteriormente, fui pionero en técnicas de planificación en tiempo real con conciencia térmica para sistemas MPSoC, optimizando restricciones temporales, térmicas y energéticas en entornos embebidos aeroespaciales, satelitales y del automóvil. Dirigí dos tesis doctorales en esta línea, que culminaron en una metodología innovadora para el diseño de ejecutivos cíclicos de bajo consumo y estabilidad térmica, con control adaptativo en tiempo de ejecución frente a perturbaciones del sistema. Esta línea se benefició de una colaboración con el CINVESTAV – Guadalajara (México) en la aplicación de técnicas de ingeniería de control. También he colaborado con el Prof. José Renau en el laboratorio MASC (University of California, Santa Cruz) en optimización de jerarquías de memoria y computación en umbral cercano (Near-Threshold Computing, NTC) para GPGPUs, con publicaciones de alto impacto (ISLPED 2013, ACM TACO 2016, IEEE TVLSI 2018) y codirección de un doctorando en UCSC. Más allá de la arquitectura de hardware, he contribuido a la implementación eficiente —tanto en software como en hardware— de algoritmos de inteligencia artificial, publicando en foros como IEEE Transactions on Games (2017). A lo largo de mi carrera, he mantenido una estrecha colaboración con la industria, resolviendo problemas críticos en seguridad en Linux, rendimiento de sistemas y gestión de deadlines en tiempo real estricto. Muchos de mis estudiantes se han incorporado con éxito a estas empresas. He liderado colaboraciones con compañías globales como Infineon e Intel, así como con varias firmas regionales. Además, participé en un proyecto de investigación multidisciplinar que integra Geología, Geofísica e Informática, desarrollando técnicas de laboratorio y modelado matemático para validar métodos de restitución de reservorios. Codirigí una tesis doctoral, y los trabajos dieron lugar a cuatro artículos en revistas de alto impacto y a un Trabajo Fin de Máster galardonado con el Premio García Siñériz y un Midland Valley Award. Desde 1994, imparto docencia en Arquitectura de Computadores, Sistemas Operativos y Sistemas Empotrados en los niveles de grado y máster en la UZ. También he desempeñado funciones de gestión académica, siendo miembro del Consejo de Gobierno, del Claustro Universitario y Vicedirector de mi departamento (2012–2016). Qualified research periods ("sexenios"): 3 Number of PhD thesis supervised for the last 10 yrs.: 4 Total references: 131 (Scopus) / 461 (Google Scholar) h-index Scopus 8 (23 pubs.) / Google Scholar 12 (47 pubs.) i10-index 12 JCR Q1/Q2 journals: IEEE Robotics and Automation Letters (JCI Q1 2021, JCR Q2) IEEE Access 2024 (JCR Q2 2023) IEEE Access 2020 (JCR Q2 impact factor 2021 3,367) IEEE Transactions on VLSI 2018 (JCR Q2 impact factor 2018 1.946) Journal on Discrete Event Dynamic Systems (DEDS) (JCR 2018 Q2 impact factor 1.128) ACM Transactions on Architecture and Compilers (TACO) 2016 (JCR Q2 impact factor 1.636) Tectonophysics 2013 (JCR Q1 impact factor 2.866) Mathematical Geosciences 2016 (JCR Q1 impact factor 1.653) Journal of Structural Geology 2012 (JCR Q2 impact factor 2.288) IEEE Micro 2006 (JCR Q1 impact factor 1.238) References in patents: 1. Ardestani, E. K., Trapani, R.; Briz, J.L.; Renau, J. Managing mismatches in voltage stacking with core unfolding. ACM Transactions on Architecture and Code Optimization ( TACO) 12(4), Jan. 2016. Cited in: Unregulated Voltage Stacked Memory. Published: Aug 27, 2019 Filed: Jun 18, 2018 Earliest Priority: Jun 18, 2018 US 10395724 B1. Owners: ARM LIMITED. Applicants: Advanced Risc Mach Ltd. Inventors: Myers James Edward 2. Ramos, L.M, Briz, J.L., Ibáñez, P. and Viñals, V. "Multi-level Adaptive Prefetching based on Performance Gradient Tracking".Journal of Instruction Level Parallelism (JILP) Vol. 13, Jan. 2011 (ISSN 1942-9525). Cited in Processor instruction based data prefetching. US9201798B2. Inventor: Hans Boettiger, Thilo Maurer. Current Assignee: IBM Corp. Publication: 2015-12-01 3. Ramos, L.M, Briz, J.L., Ibáñez, P. and Viñals. Data prefetching in a cache hierarchy with high bandwidth and capacity. In Procs of MEmory performance: Dealing with Applications, systems and architectures (MEDEA '06). ACM, New York, NY, USA, 37-44. Cited in US 7925865 B2 (Sun Microsystems Inc (May 30 2008), Oracle America Inc (Feb 12 2010) 4. M. J. Garzarán, Briz, J.L., P.E. Ibáñez y Viñals, V. Pattern Characterization and Hardware Prefetching with Load Caches in Bus-Based Multiprocessors. 9th Euromicro Workshop on Parallel and Distributed Processing. Mantova (It.) 8-9 Feb. 2001. Cited in US 7237068 (Sun Microsystems, Inc. 2007) Artículos Galilea Torres-Macías, Alitzel; Segarra Flor, Juan; Briz Velasco, José Luis; Ramírez-Treviño, Antonio; Blanco-Alcaine, Héctor. Fast IEEE802.1Qbv Gate Scheduling Through Integer Linear Programming. IEEE ACCESS. 2024. DOI: 10.1109/ACCESS.2024.3440828 Torres-Macías, A.G.; Ramírez-Treviño, A.; Briz, J.L.; Segarra, J.; Blanco-Alcaine, H. Modeling Time-Sensitive Networking Using Timed Continuous Petri Nets. IFAC PAPERSONLINE. 2024. DOI: 10.1016/j.ifacol.2024.07.051 Rubio-Anguiano, L.; Briz, J. L.; Ramirez-Trevino, A. Accounting for preemption and migration costs in the calculation of hard real-time cyclic executives for MPSoCs. IEEE ROBOTICS AND AUTOMATION LETTERS. 2022. DOI: 10.1109/LRA.2022.3186489 Rubio-Anguiano, L.E.; Chils Trabanco, A.; Briz Velasco, J.L.; Ramírez-Trevino, A. Maximizing utilization and minimizing migration in thermal-aware energy-efficient real-time multiprocessor scheduling. IEEE ACCESS. 2021. DOI: 10.1109/ACCESS.2021.3086698 Rubio-Anguiano, Laura; Desirena-López, Gaddiel; Ramírez-Treviño, Antonio; Briz, José Luis; Chils, Abel. Real time scheduler for multiprocessor systems based on continuous control using timed continuous petri nets. IFAC PAPERSONLINE. 2020 Rubio-Anguiano, Laura; Desirena-López, Gaddiel; Ramírez-Treviño, Antonio; Briz Velasco, José Luis. Energy-efficient thermal-aware multiprocessor scheduling for real-time tasks using TCPNs. DISCRETE EVENT DYNAMIC SYSTEMS-THEORY AND APPLICATIONS. 2019. DOI: 10.1007/s10626-019-00285-x Desirena-López, G.; Ramírez-Treviño, A.; Briz Velasco, J.L.; Vázquez, C.R.; Gómez-Gutiérrez, D. Thermal-aware real-time scheduling using timed continuous Petri Nets. ACM TRANSACTIONS ON EMBEDDED COMPUTING SYSTEMS. 2019. DOI: 10.1145/3322643 Desirena López, G.; Rubio Anguiano, L.E.; Ramírez Treviño, A.; Briz Velasco, J.L. A flexible framework for real-time thermal-aware schedulers using timed continuous petri nets. COMPUTACIÓN Y SISTEMAS. 2019. DOI: 10.13053/CyS-23-2-3204 Rubio-Anguiano, L.; Desirena-López, G.; Ramírez-Treviño, A.; Briz, J.L. Energy-Efficient Thermal-Aware Scheduling for RT Tasks Using TCPN. IFAC PAPERSONLINE. 2018. DOI: 10.1016/j.ifacol.2018.06.307 Trapani Possignolo, Rafael; Ebrahimi, Elnaz; Ardestani, Ehsan; Sankaranarayanan, Alamelu; Briz Velasco, Jose Luis; Renau, Jose. GPU NTC Process Variation Compensation with Voltage Stacking. IEEE TRANSACTIONS ON VERY LARGE SCALE INTEGRATION (VLSI) SYSTEMS. 2018. DOI: 10.1109/TVLSI.2018.2831665 Olivito, Javier; Resano Ezcaray, Javier; Briz Velasco, José Luis. Accelerating board games through Hardware/Software Codesign. IEEE TRANSACTIONS ON COMPUTATIONAL INTELLIGENCE AND AI IN GAMES. 2017. DOI: 10.1109/TCIAIG.2016.2604923 Ardestani, Ehsan K.; Trapani Posignolo, Rafael; Briz Velasco, José Luis; Renau, José. Managing mismatches in voltage stacking with core unfolding. ACM TRANSACTIONS ON ARCHITECTURE AND CODE OPTIMIZATION. 2016. DOI: 10.1145/2835178 Ramón, M. J.; Pueyo, Emilio L.; Caumon, Guillaume; Briz, J. L. Parametric unfolding of flexural folds using paleomagnetic vectors SPECIAL PUBLICATION OF THE GEOLOGICAL SOCIETY OF LONDON. 2015. DOI: 10.1144/SP425.6 Ramón, M. J.; Briz, J. L.; Pueyo, E. L.; Fernández, O. Horizon Restoration by Best Fitting of Finite Elements and Rotation Constraints: Sensitivity to the Mesh Geometry and Pin-Element Location. MATHEMATICAL GEOSCIENCES. 2015. DOI: 10.1007/s11004-015-9602-1 Sankaranarayanan, A.; Ardestani, E. K.; Briz, J. L.; Renau, J. An energy efficient GPGPU memory hierarchy with tiny incoherent caches. PROCEEDINGS - INTERNATIONAL SYMPOSIUM ON LOW POWER ELECTRONICS AND DESIGN. 2013. DOI: 10.1109/ISLPED.2013.6629259 Ramón, M.; Pueyo, E. L.; Rodríguez-Pintó, A.; Ros, L. H.; Pocoví, A.; Briz, J. L.; Ciria, J. C. A computed tomography approach for understanding 3D deformation patterns in complex folds. TECTONOPHYSICS. 2013. DOI: 10.1016/j.tecto.2013.02.027 Ramón, M. J.; Pueyo, E. L.; Briz, J. L.; Pocoví, A.; Ciria, J. C. Flexural unfolding of horizons using paleomagnetic vectors. JOURNAL OF STRUCTURAL GEOLOGY. 2012. DOI: 10.1016/j.jsg.2011.11.015 Briz Velasco, José Luis; Ramos, Luis M.; Ibáñez, Pablo E.; Viñals, Victor. Multi-level Adaptive Prefetching based on Performance Gradient Tracking. THE JOURNAL OF INSTRUCTION-LEVEL PARALLELISM. 2011 Ramos, L. M.;Briz,J. L.;Ibañez,P. E.;Viñals,V. Low-Cost Adaptive Data Prefetching. LECTURE NOTES IN COMPUTER SCIENCE. 2008 Ramos, Luis M; Briz, José Luis; Ibáñez, Pablo E; Viñals, Víctor. Data prefetching in a cache hierarchy with high bandwidth and capacity. ACM SIGARCH COMPUTER ARCHITECTURE NEWS. 2007. DOI: 10.1145/1327312.1327319 Alastruey,J.;Briz,J. L.;Ibanez,P.;Vinals,V. Software demand, hardware supply. IEEE MICRO. 2006 Libros traducción de Bibiana Erustes Camps ; revisión de José Luis Briz Velasco. Antología de Vinton G. Cerf. 2010 Capítulos On-line scheduling in multiprocessor systems based on continuous control using Timed Continuous Petri Nets. Briz Velasco, José Luis. WODES 2016. 2016 Proyectos ACELERADORES OPTIMIZADOS Y RESILIENTES PARA APRENDIZAJE AUTOMÁTICO EN ENTORNOS RISC-V (RETORNNA) (PDC2023-145851-I00). 01/01/24 - 31/12/25 PID2022-136454NB-C22: Arquitectura y programación de Computadores Escalables de Alto Rendimiento y Bajo Consumo III - UZ. 01/09/23 - 31/08/26 T58_23R: gaZ: grupo de Arquitectura de Computadores de la Universidad de Zaragoza. 01/01/23 - 31/12/25 PID2019-105660RB-C21: Jerarquía de memoria, gestión de tareas y optimización de aplicaciones. 01/06/20 - 29/02/24 T58_20R: Grupo De Arquitectura De Computadores De La Universidad De Zaragoza (gaZ). 01/01/20 - 31/12/22 GRUPO DE REFERENCIA GRUPO DE ARQUITECTURA DE COMPUTADORES DE LA UNIZAR(gaZ). 01/01/17 - 31/12/19 TIN2016-76635-C2-1-R: COORDINADOR: ARQUITECTURA Y PROGRAMACIÓN DE COMPUTADORES ESCALABLES DE ALTO RENDIMIENTO Y BAJO CONSUMO. 30/12/16 - 31/12/20 GRUPO CONSOLIDADO T48 gaZ: GRUPO DE ARQUITECTURA DE COMPUTADORES DE LA UNIVERSIDAD DE ZARAGOZA. 01/01/16 - 31/12/16 GRUPO CONSOLIDADO T48 GRUPO DE ARQUITECTURA DE COMPUTADORES DE LA UNIVERSIDAD DE ZARAGOZA (gaZ). 01/01/15 - 31/12/15 GRUPO CONSOLIDADO T48 GRUPO DE ARQUITECTURA DE COMPUTADORES DE LA UNIVERSIDAD DE ZARAGOZA (gaZ). 01/01/14 - 31/12/14 TIN2013-46957-C2-1-P: JERARQUÍA DE MEMORIA Y APLICACIONES. 01/01/14 - 31/12/17 GRUPO CONSOLIDADO T48 GRUPO DE ARQUITECTURA DE COMPUTADORES DE LA UNIVERSIDAD DE ZARAGOZA (gaZ). 01/01/13 - 31/12/13 GRUPO CONSOLIDADO T48 GRUPO DE ARQUITECTURA DE COMPUTADORES DE LA UNIVERSIDAD DE ZARAGOZA (GAZ). 01/01/11 - 31/12/12 TIN2010-21291-C02-01. JERARQUÍA DE MEMORIA. 01/01/11 - 31/12/14 V.I. MOVILIDAD 2009. ESTANCIA EN DPTO. COMPUTER ENGINEERING DE LA UNIVERSITY OF CALIFORNIA SANTA CRUZ. CALIFORNIA EEUU. 01/01/10 - 31/12/10 PIREGRID I3A. 01/06/09 - 31/05/12 INF2008-TEC-03. NVIDIA TESLA S870-U1... 10/07/08 - 31/12/08 GRUPO CONSOLIDADO T48 GRUPO DE ARQUITECTURA DE COMPUTADORES DE LA UNIVERSIDAD DE ZARAGOZA (GAZ). 01/01/08 - 31/12/10 TIN2007-66423 JERARQUÍA DE MEMORIA DE ALTO RENDIMIENTO. 01/10/07 - 31/12/10 GRUPO CONSOLIDADO T48 GRUPO DE ARQUITECTURA DE COMPUTADORES DE LA UNIVERSIDAD DE ZARAGOZA (gaZ). 01/01/05 - 31/12/07 TIN2004-07739-C02-02. COMPUTACION DE ALTAS PRESTACIONES IV. JERARQUIA DE MEMORIA DE ALTAS PRESTACIONES. 13/12/04 - 12/12/07 TIC2001-0995-C02-02. COMPUTACION DE ALTAS PRESTACIONES III. JERARQUIA DE MEMORIA DE ALTAS PRESTACIONES. 28/12/01 - 27/12/04 TIC98-0511-C02-02 COMPUTACIÓN DE ALTAS PRESTACIONES II. OCULTACIÓN DE LATENCIA. 01/10/98 - 30/09/01 Contratos INFORMES PERICIALES. 01/01/15 - 31/12/15 INFORMES PERICIALES. 01/01/13 - 31/12/13 INFORMES PERICIALES. 01/11/08 - 31/12/08 INFORME PERICIAL JUZGADO 1ª INSTANCIA Nº10 SOBRE EL PROCEDIMIENTO DE MENOR CUANTIA 42/2000. 01/07/00 - 31/12/00 Dirección de tesis Control techniques for thermal-aware energy-efficient real time multiprocessor scheduling. Centro de Investigación y de Estudios Avanzados del IPN. Sobresaliente cum laude. 15/12/22 Control techniques for thermal-aware energy-efficient real time multiprocessor scheduling. CINVESTAV-IPN Guadalajara Mexico. Cum Laude. 15/12/22 Thermal-Aware Hard Real Time Task Scheduling in MPSoC's using Timed Continuous Petri Nets. CINVESTAV - IPN Guadalajara, Mexico. Apto. 28/06/19 Optimizations for energy effciency in GPGPU Architectures. University of California Santa Cruz. Qualify. 10/03/16 Flexural unfolding of complex geometries in fold and thrus belts using paleomagnetic vectors. Universidad de Zaragoza. Apto cum laude. 12/07/13 Análisis de comportamientos de las instrucciones Load. Aplicación en prebúsquedas y anticipación de direcciones. Universidad de Zaragoza. Sobresaliente "Cum Laude". 22/12/09 Dirección de proyectos fin de carrera Evaluación y aplicación de mejoras en red virtual de sistema distribuido en producción. Universidad de Zaragoza. Sobresaliente. 27/09/17 Diseño, análisis e implementación de una plataforma web para la gestión y administración de centralitas Volp multiempresa. Universidad de Zaragoza. Notable. 01/07/15 Sistema de monitorización remota de plantas fotovoltaicas. Universidad de Zaragoza. Sobresaliente. 25/03/14 Migración y optimización de la aplicación Visiónsurfer sobre plataforma intel 64 bits. Universidad de Zaragoza. Notable. 27/06/13 Rediseño y optimización del sistema de monitorización y registro de datos de una cocina de inducción. Universidad de Zaragoza. Sobresaliente. 05/07/12 Desarrollo de una capa de abstracción de hardware y clases fesa para la renovación del sistema de control de los aceleradores del CERN. Universidad de Zaragoza. Notable. 11/11/11 Prebúsqueda hardware en aplicaciones comerciales. Universidad de Zaragoza. Sobresaliente. 27/09/11 Depuración y mejora del sistema de monitorización y registro de datos de una cocina de inducción. Universidad de Zaragoza. Sobresaliente. 22/12/10 PREBUSQUEDA SECUENCIAL EN UN PROCESADOR MULTINUCLEO BASADO EN ULTRASPARC T2. Universidad de Zaragoza. Notable. 04/03/10 DISTRIBUCIÓN DINÁMICA DE VIAS EN CACHES COMPARTIDAS EN CHIPS MULTICORE. Universidad de Zaragoza. Sobresaliente. 09/07/08 ESTDUIO DEL COMPORTAMIENTO DE LA JERARQUIA DE MEMORIA EN UN PROCESADOR SMT. Universidad de Zaragoza. Matrícula de honor. 05/07/07 SIMULACION DEL COMPORTAMIENTO DE APLLICACIONES MULTIMEDIA RESPECTO A LA JERARQUIA DE MEMORIA. Universidad de Zaragoza. Sobresaliente. 11/02/00 Implementación Distribuida del Método del Gradiente Conjugado sobre Transputers. Universidad de Zaragoza. Sobresaliente (10). 30/11/92 Dirección de proyectos fin de grado Emulación de redes sensibles al tiempo (TSN). Universidad de Zaragoza. Notable. 20/09/24 Diseño de una CPU básica para la ejecución de programas BPF. Universidad de Zaragoza. Matrícula de honor. 20/09/24 Estudio y mejora de procesos de gestión de información en la empresa Carreras Grupo Logístico. Universidad de Zaragoza. Notable. 21/12/22 Evaluación de dos métodos de cálculo de ejecutivos cíclicos para tiempo real duro sobre chips multinúcleo. Universidad de Zaragoza. Matrícula de honor. 21/12/22 Desarrollo de procesos ETL y automatismos para corregir, comunicar y visualizar en una empresa logística. Universidad de Zaragoza. Aprobado. 14/12/22 Evaluación de la nueva generación de herramientas de análisis de potencia y caída de tensión. Universidad de Zaragoza. Matrícula de honor. 03/10/22 Diseño de un testbed firmware-cloud que compruebe el correcto funcionamiento de un sistema IoT. Universidad de Zaragoza. Notable. 02/10/20 Sistema de bajo coste para la detección de impactos reales de bala en realidad aumentada. Universidad de Zaragoza. Notable. 16/12/19 Análisis térmico y de potencia de multiprocesadores con DVFS. Universidad de Zaragoza. Sobresaliente. 16/12/19 Entorno de simulación de planificadores tiempo real para multiprocesadores con restricciones térmicas y de energía. Universidad de Zaragoza. Matrícula de honor. 11/09/19 DADE: Motor de detección de datos anómalos. Universidad de Zaragoza. Matrícula de honor. 08/10/18 Sistema de seguridad para el hogar. Universidad de Zaragoza. Notable. 17/02/17 Implementación del protocolo DNP3 en una red de sistemas SCADA empotrados para la monitorización de variables de sensores y dispositivos. Universidad de Zaragoza. Notable. 06/10/16 Dirección de proyectos fin de master Planificación Tiempo Real en multiprocesadores: reducción de cambios de contexto y migraciones en AiECS. Universidad de Zaragoza. Matrícula de honor. 05/07/21 Scheduling en Tiempo Real Considerando Potencia y Temperatura en Redes de Petri Fluidicadas. CINVESTAV del I.P.N. Unidad Guadalajara, Mexico. Apta. 18/07/18 Caracterización del comportamiento y gestión de interrupciones en sistemas empotrados Linux sobre arquitecturas ARM. Universidad de Zaragoza. Notable. 18/12/14 Desarrollo de un método de restitución de superficies plegadas utilizando datos paleomagnéticos (Pmag3Drest). Objetivos planteados y problemas encontrados. Universidad de Zaragoza. Sobresaliente. 01/02/10 Participaciones en congresos 17th IFAC Workshop on Discrete Event Systems (WODES’24). Participativo - Ponencia oral (comunicación oral). Modeling Time-Sensitive Networking Using Timed Continuous Petri Nets. Río de Janeiro. 29/04/24 15th IFAC Workshop on Discrete Event Systems WODES 2020. Participativo - Ponencia oral (comunicación oral). Real time scheduler for multiprocessor systems based on continuous control using Timed Continuous Petri Nets. Rio de Janeiro. 11/11/22 XXX Jornadas de Paralelismo. Participativo - Ponencia oral (comunicación oral). Experimentación Preliminar con un Trazador de Rayos para Relacionar Niveles de Abstracción. Cáceres. 18/09/19 Workshop on Computer Architecture Education (WCAE'19). In conjunction with The The 46th Int'l Symposium on Computer Architecture (ISCA). Participativo - Ponencia oral (comunicación oral). Exposing Abstraction-Level Interactions with a Parallel Ray Tracer. Phoenix. 22/06/19 WCAE'19: Workshop on Computer Architecture Education. Participativo - Ponencia oral (comunicación oral). Exposing Abstraction-Level Interactions with a Parallel Ray Tracer. Phoenix, AZ. 22/06/19 Jornadas SARTECO (2018). Participativo - Ponencia oral (comunicación oral). Atomicidad, Consistencia, Paralelismo y Concurrencia en un Trazador de Rayos elaborado a lo largo del Grado en Ingeniería Informática. Teruel. 12/09/18 XXIX Jornadas de Paralelismo. Participativo - Ponencia oral (comunicación oral). Atomicidad, Consistencia, Paralelismo y Concurrencia en un Trazador de Rayos elaborado a lo largo del Grado en Ingeniería Informática. Teruel. 12/09/18 13th International Workshop on Discrete Event Systems (WODES). Participativo - Ponencia oral (comunicación oral). On-line scheduling in multiprocessor systems based on continuous control using Timed Continuous Petri Nets. Beijing. 30/05/16 1st JILP Data Prefetching Championship Participativo - Ponencia oral (comunicación oral). Multi-level Adaptive Prefetching based on Performance Gradient Tracking. Raleigh, North Carolina. 14/02/09 Euro-Par 2008 Parallel Processing. Participativo - Ponencia oral (comunicación oral). Low-cost Adaptive Hardware Prefetching. Las Palmas de Gran Canaria. 26/08/08 7th MEDEA Workshop on Memory performance: Dealing with Applications, systems and architecture. Participativo - Ponencia oral (comunicación oral). Data prefetching in a cache hierarchy with high bandwith and capacity. Seattle. 15/09/06 XIII Jornadas de Paralelismo. Participativo - Ponencia oral (comunicación oral). SPEC CPU y caches en chip: evolución e interacción. Lérida. 09/09/02 Ninth Euromicro Workshop on Parallel and Distributed Processing. Participativo - Ponencia oral (comunicación oral). Hardware Prefetching in Bus-Based Multiprocessors: Pattern Characterization and Cost-Effective Hardware. Mantova. 07/02/01 12th ACM International Conference on Supercomputing (ICS'98). Participativo - Ponencia oral (comunicación oral). Characterization and improvement of Load/Store Cache-based prefetching. Melbourne. 13/07/98 Estancias Centro de Investigaciones Avanzadas (CINVESTAV). Guadalajara. México. 18/07/15 - 08/08/15 Centro de Investigaciones Avanzadas (CINVESTAV). Guadalajara. México. 19/07/14 - 10/08/14 University of California Santa Cruz. Santa Cruz, CA. Estados Unidos de América. 25/01/14 - 01/02/14 University of California Santa Cruz. Santa Cruz, CA. Estados Unidos de América. 15/01/11 - 30/01/11 University of California Santa Cruz. Santa Cruz, CA. Estados Unidos de América. 01/04/10 - 30/04/10 University of California Santa Cruz. Santa Cruz, CA. Estados Unidos de América. 01/08/09 - 30/08/09 University of California Santa Cruz. Santa Cruz, CA. Estados Unidos de América. 26/07/08 - 30/08/08 University of California Santa Cruz. Santa Cruz, CA. Estados Unidos de América. 01/03/08 - 31/03/08 Otros méritos Revisor en revistas. Journal of Supercomputing 2015, 2016, 2017, 2019, 2020, 2022 Annual IEEE/ACM International Symposium on Microarchitecture (MICRO): 2011 IEEE Micro: 2010 IEEE Transactions on Computers: 2009, 2011 Computer (IEEE): 2004, 2006 IEEE Computer Architecture Newsletter: 2007 IEEE Access: 2021, 2022. 14/09/22 Conferencias y Seminarios Invitados. Sistemas Operativos para Sistemas Empotrados y Tiempo Real. Curso intensivo dirigido al profesorado de diferentes campus del Instituto Tecnológico de Monterrey. Impartido en Guadalajara, 20-22 junio 2015. Duración: 24 h. Sistemas tiempo real con aplicación al control digital. Curso en el Centro de Investigación y de Estudios Avanzados (CINVESTAV) del Instituto Politécnico Nacional (Unidad Guadalajara, Mexico). 28 de julio al 1 de agosto de 2014. Duración: 30 h ESESC Tutorial – International Conference on Computer Architecture (ISCA 2014). Minneapolis (USA) June 14. Tipò de participación: desarrollo interfaz simulador – GPGPU para ejecución nativa y recolección de trazas. Elaboración de materiales para el tutorial. http://masc.soe.ucsc.edu/esesc//log/2014/04/06/iscatutorial/ The Road to CPU-GPU Multicores. International workshop EU-China on Scientific Computing. Zaragoza (Spain), 26-28 November 2012 Introducción a la programación en CUDA. J.L. Briz, E. F. Torres, J. A. Magallón. Instituto de Investigación en Ingeniería de Aragón (I3A), Univ. Zaragoza. 28-29 Junio 2012 Exploiting simplicity in hardware data prefetching. Seminario invitado del Parallel Systems and Architecture Lab (PARSA, Dir. Babak Falsafi) École Polytechnic Fédéral de Laussane (EPFL), Suiza. 30 Mayo 2011 Hardware Data Prefetching. Basking School of Engineering, University of California Santa Cruz (UCSC), U.S.A. April 2nd, 2010 High-Performance Memory Hierarchy. Basking School of Engineering, University of California Santa Cruz, U.S.A. April 11th, 2008. 01/03/16 UNIZAR teaching activity from the course 1994-95 Calidad en el desarrollo de software, servicios de infraestructuras ti. Máster Universitario en Ingeniería Informática. During academic year 2025-26 Laboratorio de sistemas empotrados. Graduado en Ingeniería Informática. From the 2023-24 course to the 2025-26 course Laboratorio de sistemas empotrados. Programa conjunto en Matemáticas-Ingeniería Informática. From the 2023-24 course to the 2025-26 course Sistemas empotrados II. Programa conjunto en Matemáticas-Ingeniería Informática. From the 2022-23 course to the 2025-26 course Sistemas empotrados 2. Graduado en Ingeniería Informática. From the 2013-14 course to the 2025-26 course Arquitectura y organización de computadores 2. Graduado en Ingeniería Informática. From the 2011-12 course to the 2025-26 course Arquitectura y organización de computadores II. Programa conjunto en Matemáticas-Ingeniería Informática. From the 2021-22 course to the 2024-25 course Centros de datos. Graduado en Ingeniería Informática. During academic year 2023-24 Centros de datos. Programa conjunto en Matemáticas-Ingeniería Informática. During academic year 2023-24 Calidad en el desarrollo de software, servicios de infraestructuras ti. Máster Universitario en Ingeniería Informática. From the 2016-17 course to the 2023-24 course Laboratorio de sistemas empotrados. Graduado en Ingeniería Informática. From the 2019-20 course to the 2021-22 course Centros de datos. Graduado en Ingeniería Informática. During academic year 2020-21 Diseño de sistemas empotrados. Máster Universitario en Ingeniería de sistemas e informática. From the 2010-11 course to the 2013-14 course Estructura interna de los sistemas operativos. Ingeniero en Informática. From the 1995-96 course to the 2013-14 course Dise\o de arquitecturas. Ingeniero en Informática. During academic year 2012-13 Procesadores para dominios específicos. Máster Universitario en Ingeniería de sistemas e informática. From the 2010-11 course to the 2012-13 course Arquitectura de computadores. Ingeniero en Informática. During academic year 2010-11 Fundamentos de arquitecturas paralelas. Ingeniero en Informática. During academic year 2010-11 Dise\o de arquitecturas. Ingeniero en Informática. From the 2008-09 course to the 2010-11 course Mecanismos de aumento de rendimiento. Máster en Ingeniería de sistemas e informática. From the 2007-08 course to the 2009-10 course Sistemas operativos. Ingeniero en Informática. During academic year 2006-07 Dise\o de arquitecturas. Ingeniero en Informática. From the 2002-03 course to the 2006-07 course Sistemas operativos. From the 2003-04 course to the 2004-05 course Practicas en empresas. From the 2000-01 course to the 2002-03 course Proyecto fin de carrera. From the 2000-01 course to the 2001-02 course Arquitectura de computadores. From the 1997-98 course to the 2001-02 course Sistemas informáticos. During academic year 2000-01 Proyecto fin de carrera. From the 1998-99 course to the 1999-00 course Proyecto fin de carrera. During academic year 1997-98 Administracion de sistemas operativos. During academic year 1996-97 Sistemas informáticos. During academic year 1996-97 Arquitectura de computadores. During academic year 1995-96 Sistemas operativos. During academic year 1994-95