Perfil (CV) del personal docente investigador

Viñals Yufera, Víctor

Departamento: Departamento de Informática e Ingeniería de Sistemas

Área: Arquitectura y Tecnología de Computadores

Centro: Escuela de Ingeniería y Arquitectura

Research Institute: INSTITUTO DE INVESTIGACIÓN EN INGENIERÍA DE ARAGÓN (I3A)

Grupo: T58_23R: gaZ: grupo de Arquitectura de Computadores de la Universidad de Zaragoza

Tramos de investigación

CNEAI research evaluation. 01/01/19
CNEAI research evaluation. 01/01/13
CNEAI research evaluation. 01/01/07

Categoría profesional: Cated. Universidad

Cargos

Coordinador del Postgrado en Informática

Correo electrónico: victor@unizar.es

Página web: http://webdiis.unizar.es/gaz/index.php

ORCID: 0000-0002-5976-1352

Líneas de investigación

Ciencias de la computación y tecnología informática
Interconexión de sistemas
Centro de cálculo

Titulaciones universitarias

Ingeniero de Telecomunicación. Universitat Politècnica de Catalunya. 1982

Doctorados

Doctor en Informática. Universitat Politècnica de Catalunya. 1987



Víctor Viñals Yúfera es ingeniero de Telecomunicaciones y doctor en Informática por la Universitat Politècnica de Catalunya (UPC, 1982 y 1987). En el período 1983-87 fue profesor no numerario en la Facultat d’Informàtica de Barcelona de la UPC. En la actualidad es catedrático de Arquitectura y Tecnología de Computadores en el Departamento de Informática e Ingeniería de Sistemas de la Universidad de Zaragoza. El profesor Viñals dirige el grupo de investigación en Arquitectura de Computadores de la Universidad de Zaragoza (gaZ) desde su inicio en el año 1998, enmarcado en el Instituto de Investigación en Ingeniería de Aragón (I3A). Sus intereses de investigación incluyen diseño del procesador, jerarquía de memoria cache orientada al rendimiento y a tiempo real (incluyendo la red en chip, electrónica o fotónica), programación de alto rendimiento para arquitecturas paralelas y técnicas de ahorro energético para chips multiprocesador. El profesor Viñals es miembro de las sociedad IEEE, y de la red de excelencia Europea HiPEAC (High Performance Embedded Architecture and Compilation). También es Vicepresidente, desde 2016, de la Sociedad Española de Arquitectura de Computadores (SARTECO) y en tal calidad forma parte del Comité de Dirección de las Jornadas anuales SARTECO, el foro español de referencia para la Arquitectura y Tecnología de computadores. Desde su inicio en 2019 es impulsor y miembro activo de la Red RiscV para el desarrollo de las tecnologías de hardware en abierto, formada por 14 grupos españoles de investigación (http://red-riscv.org/). He contribuido activamente a la colaboración internacional en su grupo de investigación. Destacan las relaciones con los profesores J. Torrellas (U. de Illinois, USA), P. Stenström (U. Chalmers, Suecia), A. Moshovos (U. Toronto, Canadá), M. Katevenis (ICS-FORTH, Grecia), D. Bertozzi (U. Ferrara, Italia) y más recientemente con Jerónimo Castrillón (T.U.T Dresden, Alemania), Biswabandan Panda, (Indian Institute of Technology Bombay, India) y Francky Catthoor (IMEC, Lovaina, Bruselas). Ha dirigido 9 tesis y ha sido investigador principal de 6 proyectos consecutivos del Plan Nacional. Ocasionalmente sus trabajos se publican en revistas de elevado impacto (IEEE Micro, IEEE TC, IEEE TVLSI, ACM TACO, ACM TECS, Plos One) o en congresos de gran prestigio en el Área de Arquitectura de Computadores (ISCA, MICRO, HPCA, ICS, ICPP, PACT, RTCSA). Acredita tres sexenios de actividad investigadora evaluados y otorgados por la CNEAI. Participa activamente desde su fundación en el año 1997 en el GTE, grupo de investigación en tecnologías para Entornos Hostiles de la U. de Zaragoza, con especial implicación en actividades de preservación digital y monitorización ambiental en Cueva Román, en el yacimiento romano de Colonia Clunia Sulpicia, Burgos. Producción científica, ver: https://scholar.google.com/citations?user=GIeyPx0AAAAJ. Sus actividades lectivas en cursos de grado y máster pueden consultarse en el apartado “Docencia” del siguiente enlace: https://janovas.unizar.es/sideral/CV/victor-vinals-yufera - Perfil académico Google: https://scholar.google.es/citations?user=GIeyPx0AAAAJ&hl=es - Tesis dirigidas 2008-2018: 4 Artículos Escuin, Carlos; Ibáñez, Pablo; Navarro, Denis; Monreal, Teresa; Llabería, José M.; Viñals, Víctor. L2C2: Last-level compressed-contents non-volatile cache and a procedure to forecast performance and lifetime. PLOS ONE. 2023. DOI: 10.1371/journal.pone.0278346 Navarro-Torres, Agustín; Alastruey-Benedé, Jesús; Ibáñez, Pablo; Viñals-Yúfera, Víctor. Balancer: bandwidth allocation and cache partitioning for multicore processors. JOURNAL OF SUPERCOMPUTING. 2023. DOI: 10.1007/s11227-023-05070-0 Navarro-Torres, Agustin; Panda, Biswabandan; Alastruey-Benede, Jesus; Ibañez, Pablo; Viñals-Yufera, Victor; Ros, Alberto. Berti: an Accurate Local-Delta Data Prefetcher. PROCEEDINGS OF THE ANNUAL INTERNATIONAL SYMPOSIUM ON MICROARCHITECTURE, MICRO. 2022. DOI: 10.1109/MICRO56248.2022.00072 Ayuso, N.; Cuesta, R.; Iglesia, M.A. de La; Cuchí, J.A.; Lera, F.; Viñals, V.; Tuset , F.; Villarroel, J.L. A new radiolocation method for precise depth estimation and its application to the analysis of changes in groundwater levels in Colonia Clunia Sulpicia. ARCHAEOLOGICAL PROSPECTION. 2022. DOI: 10.1002/arp.1858 Díaz, J.; Ibáñez, P.; Monreal, T.; Viñals, V.; Llabería, J.M. Near-optimal replacement policies for shared caches in multicore processors. JOURNAL OF SUPERCOMPUTING. 2021. DOI: 10.1007/s11227-021-03736-1 Segarra, Juan; Gran Tejero, Rubén; Viñals, Víctor. A generic framework to integrate data caches in the WCET analysis of real-time systems. JOURNAL OF SYSTEMS ARCHITECTURE. 2021. DOI: 10.1016/j.sysarc.2021.102304 Cuesta, M.R.; Ayuso, N.; Cuchí, J.A.; Iglesia, M.A. de La; Lera, F.; Larma, R.; Rausa, J.A.; Tuset, F.; Viñals, V.; Villarroel, J.L. El abastecimiento con agua subterránea a la Colonia Clunia Sulpicia (Hispania Citerior Tarraconensis).. BOLETIN GEOLOGICO Y MINERO. 2021. DOI: 10.21701/bolgeomin.131.1.008 Pedro-Zapater, Alba; Segarra, Juan; Gran Tejero, Rubén; Viñals, Víctor; Rodríguez, Clemente. Reducing the WCET and analysis time of systems with simple lockable instruction caches. PLOS ONE. 2020. DOI: 10.1371/journal.pone.0229980 Pedro-Zapater, Alba; Rodríguez, Clemente; Segarra, Juan; Gran Tejero, Rubén; Viñals-Yúfera, Víctor. Ideal and predictable hit ratio for matrix transposition in data caches. MATHEMATICS. 2020. DOI: 10.3390/math8020184 Herruzo, J.M.; Gonzalez Navarro, S.; Ibañez, P.; Viñals Yufera, V.; Alastruey, J.; Plata, O. Accelerating Sequence Alignments Based on FM-Index Using the Intel KNL Processor. IEEEACM TRANSACTIONS ON COMPUTATIONAL BIOLOGY AND BIOINFORMATICS. 2020. DOI: 10.1109/TCBB.2018.2884701 Segarra, J.; Cortadella, J.; Gran Tejero, R.; Viñals-Yufera, V. Automatic Safe Data Reuse Detection for the WCET Analysis of Systems With Data Caches. IEEE ACCESS. 2020. DOI: 10.1109/ACCESS.2020.3032145 Navarro-Torres, Agustín; Alastruey-Benedé, Jesús; Ibáñez-Marín, Pablo; Viñals-Yúfera, Víctor. Memory hierarchy characterization of SPEC CPU2006 and SPEC CPU2017 on the Intel Xeon Skylake-SP. PLOS ONE. 2019. DOI: 10.1371/journal.pone.0220135 Ferrerón, A.; Alastruey-Benedé, J.; Suárez Gracia, D.; Monreal Arnal, T.; Ibáñez Marín, P.; Viñals Yúfera, V. A fault-tolerant last level cache for CMPs operating at ultra-low voltage. JOURNAL OF PARALLEL AND DISTRIBUTED COMPUTING. 2019. DOI: 10.1016/j.jpdc.2018.10.010 Díaz, J.; Monreal, T.; Ibáñez, P.; Llabería, J.M.; Viñals, V. ReD: A reuse detector for content selection in exclusive shared last-level caches. JOURNAL OF PARALLEL AND DISTRIBUTED COMPUTING. 2019. DOI: 10.1016/j.jpdc.2018.11.005 Ortín-Obón, Marta; Ramini, Luca; Viñals-Yúfera, Víctor; Bertozzi, Davide. A tool for synthesizing power-efficient and custom-tailored wavelength-routed optical rings. PROCEEDINGS OF THE ASP-DAC ... ASIA AND SOUTH PACIFIC DESIGN AUTOMATION CONFERENCE. 2017. DOI: 10.1109/ASPDAC.2017.7858339 Rodríguez-Rodríguez, Roberto; Díaz, Javier; Castro, Fernando; Ibáñez, Pablo; Chaver, Daniel; Viñals, Víctor; Sáez, Juan Carlos; Prieto, Manuel; Piñuel, Luis; Monreal, Teresa; Llabería, José María. Reuse Detector: Improving the management of STT-RAM SLLCs. COMPUTER JOURNAL. 2017. DOI: 10.1093/comjnl/bxx099 Ortin-Obon, M.; Tala, M.; Ramini, L.; Viñals-Yufera, V.; Bertozzi, D. Contrasting Laser Power Requirements of Wavelength-Routed Optical NoC Topologies Subject to the Floorplanning, Placement, and Routing Constraints of a 3-D-Stacked System. IEEE TRANSACTIONS ON VERY LARGE SCALE INTEGRATION (VLSI) SYSTEMS. 2017. DOI: 10.1109/TVLSI.2017.2677779 Ortín-Obón, Marta; Suárez-Gracia, Darío; Villarroya-Gaudó, María.; Izu, Cruz.; Viñals-Yúfera, Víctor. Analysis of network-on-chip topologies for cost-efficient chip multiprocessors. MICROPROCESSORS AND MICROSYSTEMS. 2016. DOI: 10.1016/j.micpro.2016.01.005 Ortín-Obón, Marta; Suárez-Gracia, Darío; Villarroya-Gaudó, María ; Izu, Cruz; Viñals, Víctor. Reactive circuits: Dynamic construction of circuits for reactive traffic in homogeneous CMPs. JOURNAL OF PARALLEL AND DISTRIBUTED COMPUTING. 2016. DOI: 10.1016/j.jpdc.2016.04.002 Segarra,J.; Rodríguez,C.; Gran,R.; Aparicio,L. C.; Viñals,V. ACDC: Small, predictable and high-performance data cache. ACM TRANSACTIONS ON EMBEDDED COMPUTING SYSTEMS. 2015. DOI: 10.1145/2677093 Gran, R.; Segarra, J.; Pedro-Zapater, A.; Aparicio, L. C.; Viñals, V.; Rodríguez, C. A predictable hardware to exploit temporal reuse in real-time and embedded systems. JOURNAL OF SYSTEMS ARCHITECTURE. 2015. DOI: 10.1016/j.sysarc.2015.05.001 Suárez Gracia, Darío; Ferrerón, Alexandra; Montesano del Campo, Luis; Monreal Arnal, Teresa; Viñals Yúfera, Víctor. Revisiting LP-NUCA Energy Consumption: Cache Access Policies and Adaptive Block Dropping. ACM TRANSACTIONS ON ARCHITECTURE AND CODE OPTIMIZATION. 2014. DOI: 10.1145/2632217 Ortín, M.; Suárez, D.; Villarroya, M.; Izu, C.; Viñals, V. Dynamic construction of circuits for reactive traffic in homogeneous CMPs. PROCEEDINGS - DESIGN, AUTOMATION, AND TEST IN EUROPE CONFERENCE AND EXHIBITION. 2014. DOI: 10.7873/DATE2014.254 Ferrerón,A.; Suárez-Gracia,D.; Alastruey-Benede,J.; Monreal,T.; Viñals,V. Block disabling characterization and improvements in CMPs operating at ultra-low voltages. PROCEEDINGS (SYMPOSIUM ON COMPUTER ARCHITECTURE AND HIGH PERFORMANCE COMPUTING). 2014. DOI: 10.1109/SBAC-PAD.2014.12 Ortin-Obón,M.; Ramini,L.; Viñals,V.; Bertozzi,D. Capturing the sensitivity of optical network quality metrics to its network interface parameters. CONCURRENCY AND COMPUTATION-PRACTICE & EXPERIENCE. 2014. DOI: 10.1002/cpe.3330 Albericio,J.;Ibanez,P.;Vinals,V.;Llaberia,J. M. Exploiting reuse locality on inclusive shared last-level caches. ACM TRANSACTIONS ON ARCHITECTURE AND CODE OPTIMIZATION. 2013. DOI: 10.1145/2400682.2400697 Gran,R.; Segarra,J.; Rodriguez,C.; Aparicio,L. C.; Viñals,V. Optimizing a combined WCET-WCEC problem in instruction fetching for real-time systems. JOURNAL OF SYSTEMS ARCHITECTURE. 2013. DOI: 10.1016/j.sysarc.2013.07.012 Fatás, E.; Vicente, J.; Latorre, B.; Lera, F.; Viñals, V.; López, M.V.; Blanco, N.; Peña, C.; González-Cebollada, C.; Moret-Fernández, D. TDR-LAB 2.0: Improved TDR Software for soil water content and electrical conductivity measurements. PROCEDIA ENVIRONMENTAL SCIENCES. 2013. DOI: 10.1016/j.proenv.2013.06.054 Ferreron-Labari,A.;Ortin-Obon,M.;Suarez-Gracia,D.;Alastruey-Benede,J.;Vinals-Yufera,V. Shrinking L1 instruction caches to improve energy-delay in SMT embedded processors. LECTURE NOTES IN COMPUTER SCIENCE. 2013. DOI: 10.1007/978-3-642-36424-2_22 Sahelices,B.;de Dios,A.;Ibáñez,P.;Viñals-Yúfera,V.;Llabería,J. M. Effcient handling of lock hand-off in DSM multiprocessors with buffering coherence controllers. JOURNAL OF COMPUTER SCIENCE AND TECHNOLOGY. 2012. DOI: 10.1007/s11390-012-1207-2 Albericio,J.; Gran,R.; Ibáñez,P.; Viñals,V.; Llabería,J. M. ABS: A low-cost adaptive controller for prefetching in a banked shared last-level cache. ACM TRANSACTIONS ON ARCHITECTURE AND CODE OPTIMIZATION. 2012. DOI: 10.1145/2086696.2086698 Suárez Gracia,D.;Dimitrakopoulos,G.;Monreal Arnal,T.;Katevenis,M. G. H.;Viñals Yufera,V. LP-NUCA: Networks-in-cache for high-performance low-power embedded processors. IEEE TRANSACTIONS ON VERY LARGE SCALE INTEGRATION (VLSI) SYSTEMS. 2012. DOI: 10.1109/TVLSI.2011.2158249 Bosque, A.; Viñals, V.; Ibáñez, P.; Llabería, J.M. Filtering directory lookups in CMPs. MICROPROCESSORS AND MICROSYSTEMS. 2011. DOI: 10.1016/j.micpro.2011.08.006 Bosque,A.;Viñals,V.;Ibañez,P.;Llaberia,J. M. Filtering directory lookups in CMPs with write-through caches. LECTURE NOTES IN COMPUTER SCIENCE. 2011. DOI: 10.1007/978-3-642-23400-2_26 Aparicio,L. C.;Segarra,J.;Rodríguez,C.;Viñals,V. Improving the WCET computation in the presence of a lockable instruction cache in multitasking real-time systems. JOURNAL OF SYSTEMS ARCHITECTURE. 2011. DOI: 10.1016/j.sysarc.2010.08.008 Briz Velasco, José Luis; Ramos, Luis M.; Ibáñez, Pablo E.; Viñals, Victor. Multi-level Adaptive Prefetching based on Performance Gradient Tracking. THE JOURNAL OF INSTRUCTION-LEVEL PARALLELISM. 2011 Sahelices, B.; Ibáñez, P.; Viñals, V. ; Llabería, J.M. A methodology to characterize critical section bottlenecks in DSM multiprocessors. LECTURE NOTES IN COMPUTER SCIENCE. 2009. DOI: 10.1007/978-3-642-03869-3_17 Suarez, D.;Monreal,T.;Vallejo,F.;Beivide,R.;Viñals,V. Light NUCA: A Proposal for Bridging the Inter-Cache Latency Gap. PROCEEDINGS - DESIGN, AUTOMATION, AND TEST IN EUROPE CONFERENCE AND EXHIBITION. 2009 Torres, E.; Ibañez, P.; Viñals-Yufera, V.; Llaberia, J.M. Store buffer design for multibanked data caches. IEEE TRANSACTIONS ON COMPUTERS. 2009. DOI: 10.1109/TC.2009.57 Ramos, L. M.;Briz,J. L.;Ibañez,P. E.;Viñals,V. Low-Cost Adaptive Data Prefetching. LECTURE NOTES IN COMPUTER SCIENCE. 2008 Alastruey, J.;Monreal,T.;Cazorla,F.;Viñals,V.;Valero,M. Selection of the Register File Size and the Resource Allocation Policy on SMT Processors. PROCEEDINGS (SYMPOSIUM ON COMPUTER ARCHITECTURE AND HIGH PERFORMANCE COMPUTING). 2008 Ramos, Luis M; Briz, José Luis; Ibáñez, Pablo E; Viñals, Víctor. Data prefetching in a cache hierarchy with high bandwidth and capacity. ACM SIGARCH COMPUTER ARCHITECTURE NEWS. 2007. DOI: 10.1145/1327312.1327319 Alastruey Benedé, Jesús; Monreal, Teresa; Viñals, Víctor; Valero, Mateo. Microarchitectural Support for Speculative Register Renaming. PROCEEDINGS - IEEE INTERNATIONAL PARALLEL AND DISTRIBUTED PROCESSING SYMPOSIUM. 2007. DOI: 10.1109/IPDPS.2007.370237 de Dios,A.;Sahelices,B.;Ibanez,P.;Vinals,V.;Llaberia,J. M. Speeding-Up Synchronizations in DSM Multiprocessors. LECTURE NOTES IN COMPUTER SCIENCE. 2006 Alastruey,J.;Briz,J. L.;Ibanez,P.;Vinals,V. Software demand, hardware supply. IEEE MICRO. 2006 Torres, E. F.;Ibanez, P.;Vinals, V.;Llaberia, J. M. Contents management in first-level multibanked data caches. LECTURE NOTES IN COMPUTER SCIENCE. 2004 Monreal, Teresa;Vinals, Victor;Gonzalez, Jose;Gonzalez, Antonio;Valero, Mateo. Late allocation and early release of physical registers. IEEE TRANSACTIONS ON COMPUTERS. 2004 Torres, E. F.;Ibanez, P.;Vinals, V.;Llaberia, J. M. Counteracting bank misprediction in sliced first-level caches. LECTURE NOTES IN COMPUTER SCIENCE. 2003 Olcor, S.;Viñals, V. La arquitectura sparc. REVISTA DE CAD. 1991 Comunicaciones Suárez Gracia, D.; Valero, A.; Gran Tejero, R.; Villarroya, M.; Viñals, V. PeRISCVcope: a tiny teaching-oriented RISC-V interpreter. PROCEEDINGS (CONFERENCE ON DESIGN OF CIRCUITS AND INTEGRATED SYSTEMS). 2022. DOI: 10.1109/DCIS55711.2022.9970050 Segarra, J.; Rodríguez, C.; Gran, R.; Aparicio, L. C.; Viñals,V. A small and effective data cache for real-time multitasking systems. PROCEEDINGS - REAL-TIME TECHNOLOGY AND APPLICATIONS SYMPOSIUM. 2012. DOI: 10.1109/RTAS.2012.11 Libros Memoria presentada por Teresa Monreal Arnal para obtener el título de Doctora Ingeniera en Informática ; Dirigida por: Víctor Viñals Yúfera, Mateo Valero Cortés, Antonio González Colás. Técnicas hardware para optimizar el uso de los registros en procesadores superescalares. 2003 Memoria presentada para optar al grado de Doctora Ingeniera en Informática por María Jesús Garzarán Arnau; Dirigida por: Víctor Viñals Yúfera, José María Llabería Griñó,. Prebúsqueda hardware, soporte para reducción, y almacenamiento de estado especulativo en multiprocesadores de memoria compartida. 2002 Fernando García, Paco Lacruz, Víctor Viñals. Sistemas lógicos. 1994 Manuel Jimenez Galán, Victor Viñals. Introducción al sistema operativo UNIX. 1989 Capítulos AVANCES EN LOCALIZACION, COMUNICACIONES TTE Y GEOFISICA APLICABLES A CAVIDADES. Ayuso Escuer, Natalia Carmen. CUEVAS: PATRIMONIO, NATURALEZA, CULTURA Y TURISMO. 2010 Estado del arte en comunicaciones inalámbricas subterráneas. Muñoz, Antonio;Bataller, Vanessa; Villarroel, José Luis; Cuchí, José Antonio;Ayuso, Natalia; Viñals, Víctor; Lera, Francisco; Mediano, Arturo; Molina, Pilar; Larma, Rafael. CUEVAS TURÍSTICAS, CUEVAS VIVAS. 2009 RADIOLOCALIZACION DE CAVIDADES. TEORIA Y PRACTICA. Ayuso, Natalia; Cuchí, José Antonio; Larma, Rafael; Muñoz, Antonio; Villarroel, José Luis; Viñals, Víctor. CUEVATUR 2005. 1ER. CONGRESO ESPAÑOL SOBRE CUEVAS TURÍSTICAS. 2005 Inducción magnética y técnicas asociadas en el estudio del karst. Alastruey, Ignacio; Alastruey, Jesús; Ayuso, Natalia; Cuchí, José Antonio; Lera, Francisco; Mediano, Arturo; Molina, Pilar; Villarroel, José Luis; Viñals, Víctor. KARST AND ENVIRONMENT. 2002 Proyectos ACELERADORES OPTIMIZADOS Y RESILIENTES PARA APRENDIZAJE AUTOMÁTICO EN ENTORNOS RISC-V (RETORNNA) (PDC2023-145851-I00). 01/01/24 - 31/12/25 PID2022-136454NB-C22: Arquitectura y programación de Computadores Escalables de Alto Rendimiento y Bajo Consumo III - UZ. 01/09/23 - 31/08/26 ESTUDIO E INTERVENCIÓN EN CUEVA ROMAN. AÑO 2023. 14/03/23 - 30/11/23 T58_23R: gaZ: grupo de Arquitectura de Computadores de la Universidad de Zaragoza. 01/01/23 - 31/12/25 FCT-19-14591: DEL CINCEL A LA ROBÓTICA. CÓMO FUE Y CÓMO ESTUDIAMOS LA CIUDAD ROMANA DE CLUNIA. 01/07/20 - 30/09/21 PID2019-105660RB-C21: Jerarquía de memoria, gestión de tareas y optimización de aplicaciones. 01/06/20 - 29/02/24 JIUZ-2019-TEC-08: Técnicas de Redistribución de Registros en GPUs con Fallos Permanentes. 01/01/20 - 31/12/20 T58_20R: Grupo De Arquitectura De Computadores De La Universidad De Zaragoza (gaZ). 01/01/20 - 31/12/22 JIUZ-2018-TEC-13:CARACTERIZACIÓN DEL ENVEJECIMIENTO DE LOS TRANSISTORES UTILIZADOS EN ACELERADORES PARA REDES NEURONALES Y DISEÑO DE MECANISMOS ARQUITECTÓNICOS PARA COMBATIR SU EFECTO. 01/01/19 - 31/12/19 JIUZ-2017-TEC-09: ESTRATEGIAS DE MEJORA SOFTWARE Y HARDWARE PARA SISTEMAS ALTAMENTE HETEROGÉNEOS: PLANIFICACIÓN DINÁMICA Y REDES ON CHIP. 01/01/18 - 28/02/19 GRUPO DE REFERENCIA GRUPO DE ARQUITECTURA DE COMPUTADORES DE LA UNIZAR(gaZ). 01/01/17 - 31/12/19 TIN2016-76635-C2-1-R: COORDINADOR: ARQUITECTURA Y PROGRAMACIÓN DE COMPUTADORES ESCALABLES DE ALTO RENDIMIENTO Y BAJO CONSUMO. 30/12/16 - 31/12/20 GRUPO CONSOLIDADO T48 gaZ: GRUPO DE ARQUITECTURA DE COMPUTADORES DE LA UNIVERSIDAD DE ZARAGOZA. 01/01/16 - 31/12/16 JIUZ-2015-TEC-06: AUTOMATIZACIÓN DE LA GENERACIÓN DE LAS RESTRICCIONES DEL PROGRAMACIÓN LINEAL ENTERA PARA EL CÁLCULO DEL WCET EN SISTEMAS DE TIEMPO REAL ESTRICTO CON UN CACHE DE DATOS ACDC. 01/01/16 - 31/12/16 GRUPO CONSOLIDADO T48 GRUPO DE ARQUITECTURA DE COMPUTADORES DE LA UNIVERSIDAD DE ZARAGOZA (gaZ). 01/01/15 - 31/12/15 GRUPO CONSOLIDADO T48 GRUPO DE ARQUITECTURA DE COMPUTADORES DE LA UNIVERSIDAD DE ZARAGOZA (gaZ). 01/01/14 - 31/12/14 TIN2013-46957-C2-1-P: JERARQUÍA DE MEMORIA Y APLICACIONES. 01/01/14 - 31/12/17 GRUPO CONSOLIDADO T48 GRUPO DE ARQUITECTURA DE COMPUTADORES DE LA UNIVERSIDAD DE ZARAGOZA (gaZ). 01/01/13 - 31/12/13 GRUPO CONSOLIDADO T48 GRUPO DE ARQUITECTURA DE COMPUTADORES DE LA UNIVERSIDAD DE ZARAGOZA (GAZ). 01/01/11 - 31/12/12 TIN2010-21291-C02-01. JERARQUÍA DE MEMORIA. 01/01/11 - 31/12/14 PIREGRID I3A. 01/06/09 - 31/05/12 FMI047/08. MOVILIDAD ENRIQUE F. TORRES MORENO A INTERNATIONAL COMPUTER SCIENCE INSTITUTE. 01/01/09 - 31/12/09 GRUPO CONSOLIDADO T48 GRUPO DE ARQUITECTURA DE COMPUTADORES DE LA UNIVERSIDAD DE ZARAGOZA (GAZ). 01/01/08 - 31/12/10 NUEVAS TÉCNICAS Y TECNOLOGÍAS PARA EL PROCESADO Y LA TRANSMISIÓN DE INFORMACIÓN (WALQA). 01/01/08 - 31/12/10 CONVENIO CON BARCELONA SUPERCOMPUTING CENTER CONSECUENCIA DEL PROYECTO CONSOLIDER CSD2007-0050 "SUPERCOMPUTACIÓN Y ECIENCIA". 10/12/07 - 09/03/14 TIN2007-66423 JERARQUÍA DE MEMORIA DE ALTO RENDIMIENTO. 01/10/07 - 31/12/10 VI CONGRESOS2007 II CONGRESO ESPAÑOL DE INFORMATICA (CEDI2007). 01/10/07 - 30/09/08 Mº INDUSTRIA. II CONGRESO ESPAÑOL DE INFORMATICA (CEDI 2007). 11/09/07 - 15/10/07 TIN2007-29679-E ORGANIZACIÓN DEL II CONGRESO ESPAÑOL DE INFORMÁTICA (OCEDI). 01/09/07 - 01/09/08 PROFIT FIT 330210-2007-69 SISTEMA DE COMUNICACIONES SUBTERRÁNEAS TEDRA. 01/01/07 - 31/12/07 SUBVENCION NO SUJETA A CONVOCATORIA. PROMOCIÓN Y DIFUSIÓN DE LA INVESTIGACIÓN EN INFORMÁTICA. 01/01/07 - 30/11/07 TIN2006-28223-E. PREPARACIÓN DEL II CONGRESO NACIONAL DE INFORMATICA (CEDI '2007). 21/12/06 - 31/12/07 GRUPO CONSOLIDADO T48 GRUPO DE ARQUITECTURA DE COMPUTADORES DE LA UNIVERSIDAD DE ZARAGOZA (gaZ). 01/01/05 - 31/12/07 DOTACION ADICIONAL 2004. TIN2004-07739-C02-02. 13/12/04 - 12/12/07 TIN2004-07739-C02-02. COMPUTACION DE ALTAS PRESTACIONES IV. JERARQUIA DE MEMORIA DE ALTAS PRESTACIONES. 13/12/04 - 12/12/07 GRUPO EMERGENTE EN 2003 Y GRUPO CONSOLIDADO 2004 T48 GRUPO DE ARQUITECTURA DE COMPUTADORES DE LA UNIVERSIDAD DE ZARAGOZA. 01/01/03 - 31/12/04 DOTACION ADICIONAL 2001. TIC2001-0995-C02-02. 28/12/01 - 27/12/04 TIC2001-0995-C02-02. COMPUTACION DE ALTAS PRESTACIONES III. JERARQUIA DE MEMORIA DE ALTAS PRESTACIONES. 28/12/01 - 27/12/04 2FD97-2088. EMISION EN CAMPO MAGNETICO PROXIMO DE BAJA FRECUENCIA. APLICACIONES DE RADIOLOCALIZACION Y COMUNICACIONES PARA ACTVIDADES SUBTERRANEAS. 31/12/99 - 30/12/01 TIC98-0511-C02-02 COMPUTACIÓN DE ALTAS PRESTACIONES II. OCULTACIÓN DE LATENCIA. 01/10/98 - 30/09/01 Contratos ESTUDIO E INTERVENCIÓN EN LA CUEVA ROMAN, AÑO 2021. 01/03/21 - 30/11/21 ESTUDIO E INTERVENCIÓN EN LA CUEVA ROMAN, AÑO 2020. 05/03/20 - 30/11/20 ESTUDIO E INTERVENCIÓN EN LA CUEVA ROMAN, AÑO 2019. 22/03/19 - 31/12/19 ESTUDIO E INTERVENCIÓN EN LA CUEVA ROMAN, AÑO 2017. 01/01/17 - 30/09/17 ESTUDIO E INTERVENCIÓN EN LA CUEVA ROMAN, SITUADA EN EL YACIMIENTO ARQUEOLÓGICO DE CLUNIA DURANTE EL AÑO 2016. 01/07/16 - 31/12/16 ESTUDIO DE INVESTIGACIÓN E INTERVENCIÓN EN CUEVA ROMAN, AÑO 2015. 01/07/15 - 31/12/15 ESTUDIO DE INVESTIGACIÓN E INTERVENCIÓN EN CUEVA ROMAN. 01/07/14 - 28/02/15 Grupo De Arquitectura De Computadores De La Universidad De Zaragoza (gaZ) (Retorno UZ). 17/11/08 - 31/12/25 TECNOLOGÍAS PARA LAS COMUNICACIONES SUBTERRÁNEAS: RADIO SUBTERRÁNEA. 01/05/06 - 30/09/07 APLICACIÓN, EVALUACIÓN Y AMPLIACIÓN DEL PROGRAMA INTERACTIVO DE APOYO A LA MEMORIA Y SU CORRELACIÓN CON LA COORDINACIÓN VISOMOTRIZ. 01/04/05 - 15/06/05 DESARROLLO DE LA MEMORIA Y PREVENCION DE TRANSTORNOS AMNESICOS A TRAVES DEL USO DE LAS TIC. 30/03/04 - 07/04/04 DESARROLLO DE LA MEMORIA Y PREVENCION DE TRANSTORNOS MNESICOS A TRAVES DEL USO DE LAS TIC. 20/10/03 - 14/11/03 Dirección de tesis Crafting Non-Volatile Memory (NVM) Hierarchies: Optimizing Performance, Reliability, and Energy Efficiency. Universidad de Zaragoza. Sobresaliente cum laude. 22/03/24 Networks-on-Chip: from the optimization of traditional electronic noCs to the design of emerging optical noCs. Universidad de Zaragoza. Sobresaliente cum laude. 04/02/16 A Tiled Cache Organization. Universidad de Zaragoza. Sobresaliente "Cum Laude". 11/11/11 Filtering directory lookups in CMPs. Universidad de Zaragoza. Sobresaliente "Cum Laude". 11/11/11 Renombre de Resgistros Especulativo. Universidad de Zaragoza. Sobresaliente "Cum Laude". 21/12/09 Alternativas de Diseño en Memoria Cache de Primer Nivel Multibanco. Universidad de Zaragoza. Sobresaliente "Cum Laude". 30/06/05 Técnicas hardware para optimizar el uso de los registros en procesadores superescalares. Universidad de Zaragoza. Sobresaliente "Cum Laude". 17/06/03 Prebúsqueda Hardware, Soporte para reducción y almacenamiento de estado especulativo en multiprocesadores de memoria compartida. Universidad de Zaragoza. Sobresaliente "Cum Laude". 19/06/02 Dirección de proyectos fin de carrera Aplicación nativa ANDROID para la localización de autobuses más frecuentemente usados en Londres. Universidad de Zaragoza. Sobresaliente. 27/09/17 Una aproximación a la optimización de algoritmos mediante el uso de minimización de funciones booleanas. Universidad de Zaragoza. Notable. 14/03/17 Prevención de ataques ROP en ejecutables mediante instrumentación dinámica. Universidad de Zaragoza. Sobresaliente. 17/12/15 Análisis de la eficiencia energética de máquinas virtuales java. Universidad de Zaragoza. Sobresaliente. 17/03/15 Caracterización de instrucciones en aplicaciones de cloud. Universidad de Zaragoza. Matrícula de honor. 17/10/14 TDR-LAB 2.0 Improbed TDR software for soil water content and electrical conductivity measurements. Universidad de Zaragoza. Matrícula de honor. 09/10/13 Estrategias de paralelización de un código de simulación hidráulica de flujos transitorios 2d en volúmenes finitos. Universidad de Zaragoza. Sobresaliente. 12/05/11 EVALUACIÓN DE PRESTACIONES DE BASES DE DATOS: MYSQL SOBRE COMPUTADORES DE BAJO COSTE. Universidad de Zaragoza. Notable. 15/09/08 DETERMINACIÓN DEL CONSUMO EN PROCESADORES DE ALTAS PRESTACIONES Y CARACTERIZACIÓN ENERGÉTICA DE PROGRAMAS COMPILADOS. Universidad de Zaragoza. Notable. 11/09/08 EVALUACIÓN DEL CONSUMO EN PROCESADORES DE ALTAS PRESTACIONES. Universidad de Zaragoza. Matrícula de honor. 18/12/06 EMULACIÓN DE MÁQUINAS RECREATIVAS SEGA MODEL2 SOBRE PC. Universidad de Zaragoza. Matrícula de honor. 07/07/04 OPTIMIZACION DE PROGRAMAS DIRIGIDA POR VALORES. Universidad de Zaragoza. Sobresaliente. 18/09/03 AUMENTO DEL RENDIMIENTO DE UNA LIBRERIA DE GENERACION DE IMAGENES FOTORREALISTAS 3D EN ARQUITECTURA PENTIUM. Universidad de Zaragoza. Sobresaliente. 08/07/03 AUMENTO DEL RENDIMIENTO DE UNA LIBRERIA DE GENERACION DE IMAGENES FOTORREALISTAS 3D EN ARQUITECTURA PENTIUM. Universidad de Zaragoza. Sobresaliente. 08/07/03 ESTACIÓN DE MUESTREO HIDROLÓGICO SUBTERRÁNEA CON TRANSMISIÓN DE DATOS AL EXTERIOR. Universidad de Zaragoza. Matrícula de honor. 19/02/02 STATIC CACHE PREDICTION BASED ON DATA FLOW ANALYSIS FOR CACHE LINES. Universidad de Zaragoza. Sobresaliente. 23/03/01 DEPURACION E INTEGRACION DE MODULOS DE UNA APLICACION DE SIMULACION DE TRANSFERENCIA DE CALOR. Universidad de Zaragoza. Notable. 26/01/00 SIMFO: SIMULADOR FUERA DE ORDEN DE UN PROCESADOR SUPERESCALAR SPARCv9. Universidad de Zaragoza. Sobresaliente. 24/06/99 PROYECTO USB: DISEQO DE UN MANEJADOR (DRIVER) PARA UN ESCANER USB EN ENTORNO MICROSOFT WINDOWS. Universidad de Zaragoza. Sobresaliente. 15/02/99 DESARROLLO DE UN SISTEMA RADIOLOCALIZADOR CON CAPACIDAD DE TRANSMISIÓN DE DATOS PARA APLICACIONES DE ESPELEOLOGÍA. Universidad de Zaragoza. Sobresaliente. 20/11/98 COVI: COMPUTADOR VIRTUAL. Universidad de Zaragoza. Sobresaliente. 29/09/98 COVI:COMPUTADOR VIRTUAL. Universidad de Zaragoza. Sobresaliente. 29/09/98 Captador-registrador de datos para intemperie. Universidad de Zaragoza. Sobresaliente. 15/09/98 CAPTADOR-REGISTRADOR DE DATOS PARA INTEMPERIE. Universidad de Zaragoza. Sobresaliente. 07/05/98 ESTUDIO DEL RENDIMIENTO DE MEMORIAS CACHE MEDIANTE METODOS DE SUPERFI CIE Y TIEMPO. Universidad de Zaragoza. Sobresaliente. 08/07/97 Dirección de proyectos fin de grado Aplicación del método SERT para analizar la eficiencia energética del computador al variar voltaje y frecuencia del procesador. Universidad de Zaragoza. Sobresaliente. 02/10/20 Análisis térmico y de potencia de multiprocesadores con DVFS. Universidad de Zaragoza. Sobresaliente. 16/12/19 Análisis y optimización de prestaciones y eficiencia energética de un servidor para centros de datos. Universidad de Zaragoza. Matrícula de honor. 14/12/18 Caching in real-time and embedded systems and Benchmarking the ARM Cortex-M3 and Quark x1000 proccessors. Universidad de Zaragoza. Sobresaliente. 14/09/15 Dirección de proyectos fin de master Desarrollo de una red social y herramientas para cantantes mediante una aplicación Android. Universidad de Zaragoza. Sobresaliente. 21/02/17 Patentes de invención p200702086 - PCT/ES08/000511. MÉTODO Y DISPOSITIVO DE TRANSMISIÓN Y RECEPCIÓN DE AUDIO PARA COMUNICACIONES BIDIRECCIONALES MEDIANTE INYECCIÓN DE CORRIENTE. CUCHI OTERINO. JOSÉ ANTONIO. 2007 p200702086 - PCT/ES08/000511. MÉTODO Y DISPOSITIVO DE TRANSMISIÓN Y RECEPCIÓN DE AUDIO PARA COMUNICACIONES BIDIRECCIONALES MEDIANTE INYECCIÓN DE CORRIENTE. CUCHI OTERINO, JOSÉ ANTONIO - MEDIANO HEREDIA, ARTURO - MUÑOZ FUMANAL, ANTONIO - VIÑALS YUFERA, VICTOR - VILLARROEL SALCEDO, JOSÉ LUIS. 2007 P200702086 - PCT/ES08/000511. MÉTODO Y DISPOSITIVO DE TRANSMISIÓN Y RECEPCIÓN DE AUDIO PARA COMUNICACIONES BIDIRECCIONALES MEDIANTE INYECCIÓN DE CORRIENTE. MEDIANO HEREDIA, ARTURO - VILLARROEL SALCEDO, JOSÉ LUIS - CUCHI OTERINO, JOSÉ ANTONIO - VIÑALS YUFERA, VICTOR - MUÑOZ FUMANAL, ANTONIO. 2007 Participaciones en congresos High Performance Computer Architecture. Participativo - Ponencia oral (comunicación oral). Compression-Aware and Performance-Efficient Insertion Policies for Long-Lasting Hybrid LLCs. Montreal. 25/02/23 XXXVII CONFERENCE ON DESIGN OF CIRCUITS AND INTEGRATED SYSTEMS (DCIS 2022). Participativo - Ponencia oral (comunicación oral). peRISCVcope: A Tiny Teaching-Oriented RISC-V Interpreter. Pamplona. 16/11/22 XXX Jornadas de Paralelismo. Participativo - Ponencia oral (comunicación oral). Experimentación Preliminar con un Trazador de Rayos para Relacionar Niveles de Abstracción. Cáceres. 18/09/19 Workshop on Computer Architecture Education (WCAE'19). In conjunction with The The 46th Int'l Symposium on Computer Architecture (ISCA). Participativo - Ponencia oral (comunicación oral). Exposing Abstraction-Level Interactions with a Parallel Ray Tracer. Phoenix. 22/06/19 XXIX Jornadas de Paralelismo. Participativo - Ponencia oral (comunicación oral). Atomicidad, Consistencia, Paralelismo y Concurrencia en un Trazador de Rayos elaborado a lo largo del Grado en Ingeniería Informática. Teruel. 12/09/18 Jornadas SARTECO (2018). Participativo - Ponencia oral (comunicación oral). Atomicidad, Consistencia, Paralelismo y Concurrencia en un Trazador de Rayos elaborado a lo largo del Grado en Ingeniería Informática,. Teruel. 12/09/18 Workshop on Accelerator Architecture in Computational Biology and Bioinformatics. Participativo - Ponencia oral (comunicación oral). Exact Alignment with FM-index on the Intel Xeon Phi Knights Landing Processor. Vienna. 24/02/18 The 2nd Cache Replacement Championship (CRC-2). Participativo - Ponencia oral (comunicación oral). ReD: A Policy Based on Reuse Detection for Demanding Block Selection in Last-Level Caches. Toronto. 24/06/17 Annual IEEE/ACM International Symposium on Microarchitecture. Participativo - Ponencia oral (comunicación oral). The Reuse Cache: Downsizing the Shared Last-Level Cache. Davis, California. 07/12/13 International Conference on Monitoring and Modeling Soil-Plant-Atmosphere Processes. Participativo - Ponencia oral (comunicación oral). TDR-LAB 2.0: Improved TDR Software for soil water content and electrical conductivity measurements. Nápoles. 19/06/13 INA-OCMC 2013 -7th International Workshop no Interconnection Network Architectures: ON-Chip, Multi-Chip. Participativo - Ponencia oral (comunicación oral). Characterization and Cost-Efficient Selection of NoC Topologies for General Purpose CMPs. Berlin. 23/01/13 7th International Conference on High-Performance and Embedded Architectures and Compilers (HiPEAC 2012). Participativo - Póster. Behaviour Characterization of the PARSEC Benchmark Suite in the Processor's Memory Hierarchy. París. 16/01/12 International European Conference on Parallel and Distributed Computing. Participativo - Ponencia oral (comunicación oral). Filtering directory lookups in CMPs with write-through caches. Bordeaux. 29/08/11 Euromicro Conference on Digital System Design: Architectures, Methods and Tools. Participativo - Ponencia oral (comunicación oral). Filtering Directory Lookups in CMPs. Lille. 01/09/10 Workshop on Computer Architecture Education (WCAE’09). In conjunction with The 42nd Int. Symp. on Microarchitecture. Participativo - Ponencia oral (comunicación oral). Processor energy and temperature in computer architecture courses: a hands-on approach. Nueva York. 14/12/09 XX Jornadas de Paralelismo. Participativo - Ponencia oral (comunicación oral). Nanotubos de Carbono para conexiones en Caches: Arquitecturas más allá del CMOS. La Coruña. 01/09/09 Euro-Par Parallel Processing Participativo - Ponencia oral (comunicación oral). A methodology to characterize critical section bottlenecks in DSM multiprocessors. Delft. 25/08/09 1st JILP Data Prefetching Championship Participativo - Ponencia oral (comunicación oral). Multi-level Adaptive Prefetching based on Performance Gradient Tracking. Raleigh, North Carolina. 14/02/09 Euro-Par 2008 Parallel Processing. Participativo - Ponencia oral (comunicación oral). Low-cost Adaptive Hardware Prefetching. Las Palmas de Gran Canaria. 26/08/08 XVII Jornadas de medicina y auxilio en montaña. Participativo - Ponencia oral (comunicación oral). Comunicaciones inalámbricas en rescates subterráneos. Albacete. 17/11/07 8th MEDEA Workshop on Memory performance: Dealing with Applications, systems and architecture. Participativo - Ponencia oral (comunicación oral). Characterization of Apache web server with Specweb2005. Brasov. 15/09/07 Advanced Computer Architecture and Compilation for Embedded Systems (ACACES 2007). Participativo - Póster. Critical Sections Characterization in Splash-2 Applications for DSM Multiprocessors. L'Aquila. 13/07/07 7th MEDEA Workshop on Memory performance: Dealing with Applications, systems and architecture. Participativo - Ponencia oral (comunicación oral). Data prefetching in a cache hierarchy with high bandwith and capacity. Seattle. 15/09/06 Euro-Par 2006 Parallel Processing: 12th International Euro-Par Conference. Participativo - Ponencia oral (comunicación oral). Speeding-up Synchronizations in DSM Multiprocessors. Dresden. 29/08/06 Advanced Computer Architecture and Compilation for Embedded Systems (ACACES 2006). Participativo - Póster. Cache Miss Characterization of Commercial Workloads. L'Aquila. 13/07/06 I CONGRESO ESPAÑOL SOBRE CUEVAS TURISTICAS (CUEVATUR). Participativo - Ponencia oral (comunicación oral). RADIOLOCALIZACION EN CAVIDADES. TEORIA Y PRACTICA. Lekumberri. 17/11/05 32nd International Symposium on.Computer Architecture. ISCA ’05. Participativo - Ponencia oral (comunicación oral). Store Buffer Design in First-Level Multibanked Data Caches. Madison, Wisconsin. 04/06/05 Euro-Par 2004 Parallel Processing: 10th International Euro-Par Conference. Participativo - Ponencia oral (comunicación oral). Contents Management in First-Level Multibanked Data Caches. Pisa. 31/08/04 Euro-Par 2003 Parallel Processing. Participativo - Ponencia oral (comunicación oral). Counteracting Bank Misprediction in Sliced First-Level Caches. 30/08/03 II Simposio Internacional de Geología de la Cueva de Nerja. Participativo - Ponencia oral (comunicación oral). Inducción magnética y técnicas asociadas en el estudio del karst. Nerja. 15/09/02 XIII Jornadas de Paralelismo. Participativo - Ponencia oral (comunicación oral). SPEC CPU y caches en chip: evolución e interacción. Lérida. 09/09/02 Ninth Euromicro Workshop on Parallel and Distributed Processing. Participativo - Ponencia oral (comunicación oral). Hardware Prefetching in Bus-Based Multiprocessors: Pattern Characterization and Cost-Effective Hardware. Mantova. 07/02/01 2000 IEEE International Symposium on Performance Analysis of Systems and Software. Participativo - Ponencia oral (comunicación oral). Modelling Load Address Behaviour Trough Recurrences. Austin, Texas. 24/04/00 12th ACM International Conference on Supercomputing (ICS'98). Participativo - Ponencia oral (comunicación oral). Characterization and improvement of Load/Store Cache-based prefetching. Melbourne. 13/07/98 22nd Euromicro Conference. Participativo - Ponencia oral (comunicación oral). Warm Time Sampling: Fast and Accurate Cycle-Level Simulation of Cache Memory. Prague. 02/09/96 22nd Euromicro Conference. Participativo - Ponencia oral (comunicación oral). Performance Assessment of Contents Management in Multilevel On-Chip Caches. Prague. 02/09/96 UNIZAR teaching of the last six courses Centros de datos. Graduado en Ingeniería Informática. During academic year 2024-25 Centros de datos. Programa conjunto en Matemáticas-Ingeniería Informática. During academic year 2024-25 Introducción a los computadores. Graduado en Ingeniería Informática. During academic year 2024-25 Centros de datos. Programa conjunto en Matemáticas-Ingeniería Informática. During academic year 2022-23 Centros de datos. Graduado en Ingeniería Informática. From the 2021-22 course to the 2022-23 course Introducción a los computadores. Graduado en Ingeniería Informática. From the 2021-22 course to the 2022-23 course Introducción a los computadores. Programa conjunto en Matemáticas-Ingeniería Informática. From the 2021-22 course to the 2022-23 course Introducción a los computadores. Graduado en Ingeniería de Tecnologías y Servicios de Telecomunicación. During academic year 2020-21 Introducción a los computadores. Programa conjunto en Matemáticas-Ingeniería Informática. During academic year 2019-20 Centros de datos. Graduado en Ingeniería Informática. From the 2018-19 course to the 2019-20 course Introducción a los computadores. Graduado en Ingeniería Informática. From the 2018-19 course to the 2019-20 course