Perfil (CV) del personal docente investigador

Artículos

• López-Villellas, Lorién; Langarita-Benítez, Rubén; Badouh, Asaf; Soria-Pardos, Víctor; Aguado-Puig, Quim; López-Paradís, Guillem; Doblas, Max; Setoain, Javier; Kim, Chulho; Ono, Makoto; Armejach, Adrià; Marco-Sola, Santiago; Alastruey-Benedé, Jesús; Ibáñez, Pablo; Moretó, Miquel. GenArchBench: A genomics benchmark suite for arm HPC processors. FUTURE GENERATION COMPUTER SYSTEMS-THE INTERNATIONAL JOURNAL OF GRID COMPUTING THEORY METHODS AND APPLICATIONS. 2024. DOI: 10.1016/j.future.2024.03.050
  
  
• Navarro-Torres, Agustín; Alastruey-Benedé, Jesús; Ibáñez, Pablo; Viñals-Yúfera, Víctor. Balancer: bandwidth allocation and cache partitioning for multicore processors. JOURNAL OF SUPERCOMPUTING. 2023. DOI: 10.1007/s11227-023-05070-0
  
  
• Escuin, Carlos; Ibáñez, Pablo; Navarro, Denis; Monreal, Teresa; Llabería, José M.; Viñals, Víctor. L2C2: Last-level compressed-contents non-volatile cache and a procedure to forecast performance and lifetime. PLOS ONE. 2023. DOI: 10.1371/journal.pone.0278346
  
  
• López-Villellas, L.; Kjelgaard Mikkelsen C. Ch.; Galano-Frutos, J. J.; Marco-Sola, S.; Alastruey-Benedé, J.; Ibáñez, P.; Moretó, M.; Sancho, J.; García-Risueño, P. Accurate and efficient constrained molecular dynamics of polymers using Newton's method and special purpose code. COMPUTER PHYSICS COMMUNICATIONS. 2023. DOI: 10.1016/j.cpc.2023.108742
  
  
• Langarita, Rubén; Armejach, Adrià; Ibáñez, Pablo; Alastruey-Benedé, Jesús; Moretó, Miquel. Porting and optimizing BWA-MEM2 using the Fujitsu A64FX processor. IEEEACM TRANSACTIONS ON COMPUTATIONAL BIOLOGY AND BIOINFORMATICS. 2023. DOI: 10.1109/TCBB.2023.3264514
  
  
• Navarro-Torres, Agustin; Panda, Biswabandan; Alastruey-Benede, Jesus; Ibañez, Pablo; Viñals-Yufera, Victor; Ros, Alberto. Berti: an Accurate Local-Delta Data Prefetcher. PROCEEDINGS OF THE ANNUAL INTERNATIONAL SYMPOSIUM ON MICROARCHITECTURE, MICRO. 2022. DOI: 10.1109/MICRO56248.2022.00072
  
  
• Langarita, Ruben; Armejach, Adria; Setoain, Javier; Ibanez-Marin, Pablo; Alastruey-Benede, Jesus; Moreto, Miquel. Compressed Sparse FM-Index: Fast Sequence Alignment Using Large K-Steps. IEEEACM TRANSACTIONS ON COMPUTATIONAL BIOLOGY AND BIOINFORMATICS. 2022. DOI: 10.1109/TCBB.2020.3000253
  
  
• Díaz, J.; Ibáñez, P.; Monreal, T.; Viñals, V.; Llabería, J.M. Near-optimal replacement policies for shared caches in multicore processors. JOURNAL OF SUPERCOMPUTING. 2021. DOI: 10.1007/s11227-021-03736-1
  
  
• Valero, Alejandro; Gran-Tejero, Rubén; Suárez-Gracia, Darío; Georgescu, Emanue A.; Ezpeleta, Joaquín; Álvarez, Pedro; Muñoz, Adolfo; Ramos, Luis M.; Ibáñez, Pablo. A learning experience toward the understanding of abstraction-level interactions in parallel applications. JOURNAL OF PARALLEL AND DISTRIBUTED COMPUTING. 2021. DOI: 10.1016/j.jpdc.2021.05.008
  
  
• Herruzo, J.M.; Gonzalez Navarro, S.; Ibañez, P.; Viñals Yufera, V.; Alastruey, J.; Plata, O. Accelerating Sequence Alignments Based on FM-Index Using the Intel KNL Processor. IEEEACM TRANSACTIONS ON COMPUTATIONAL BIOLOGY AND BIOINFORMATICS. 2020. DOI: 10.1109/TCBB.2018.2884701
  
  
• Ferrerón, A.; Alastruey-Benedé, J.; Suárez Gracia, D.; Monreal Arnal, T.; Ibáñez Marín, P.; Viñals Yúfera, V. A fault-tolerant last level cache for CMPs operating at ultra-low voltage. JOURNAL OF PARALLEL AND DISTRIBUTED COMPUTING. 2019. DOI: 10.1016/j.jpdc.2018.10.010
  
  
• Navarro-Torres, Agustín; Alastruey-Benedé, Jesús; Ibáñez-Marín, Pablo; Viñals-Yúfera, Víctor. Memory hierarchy characterization of SPEC CPU2006 and SPEC CPU2017 on the Intel Xeon Skylake-SP. PLOS ONE. 2019. DOI: 10.1371/journal.pone.0220135
  
  
• Díaz, J.; Monreal, T.; Ibáñez, P.; Llabería, J.M.; Viñals, V. ReD: A reuse detector for content selection in exclusive shared last-level caches. JOURNAL OF PARALLEL AND DISTRIBUTED COMPUTING. 2019. DOI: 10.1016/j.jpdc.2018.11.005
  
  
• Rodríguez-Rodríguez, Roberto; Díaz, Javier; Castro, Fernando; Ibáñez, Pablo; Chaver, Daniel; Viñals, Víctor; Sáez, Juan Carlos; Prieto, Manuel; Piñuel, Luis; Monreal, Teresa; Llabería, José María. Reuse Detector: Improving the management of STT-RAM SLLCs. COMPUTER JOURNAL. 2017. DOI: 10.1093/comjnl/bxx099
  
  
• Ferreron, A.; Suarez-Gracia, D.; Alastruey-Benede, J.; Monreal-Arnal, T.; Ibañez, P. Concertina: Squeezing in cache content to operate at near-threshold voltage. IEEE TRANSACTIONS ON COMPUTERS. 2016. DOI: 10.1109/TC.2015.2479585
  
  
• Mikkelsen, C.C.K.; Alastruey-Benedé, J.; Ibáñez-Marín, P.; Risueño, P.G. Accelerating sparse arithmetic in the context of newton’s method for small molecules with bond constraints. LECTURE NOTES IN COMPUTER SCIENCE. 2016. DOI: 10.1007/978-3-319-32149-3_16
  
  
• Albericio,J.;Ibanez,P.;Vinals,V.;Llaberia,J. M. Exploiting reuse locality on inclusive shared last-level caches. ACM TRANSACTIONS ON ARCHITECTURE AND CODE OPTIMIZATION. 2013. DOI: 10.1145/2400682.2400697
  
  
• Garcia-Risueño,P. ; Ibáñez,P. E. A review of high performance computing foundations for scientists. INTERNATIONAL JOURNAL OF MODERN PHYSICS C. 2012. DOI: 10.1142/S0129183112300011
  
  
• Sahelices,B.;de Dios,A.;Ibáñez,P.;Viñals-Yúfera,V.;Llabería,J. M. Effcient handling of lock hand-off in DSM multiprocessors with buffering coherence controllers. JOURNAL OF COMPUTER SCIENCE AND TECHNOLOGY. 2012. DOI: 10.1007/s11390-012-1207-2
  
  
• Albericio,J.; Gran,R.; Ibáñez,P.; Viñals,V.; Llabería,J. M. ABS: A low-cost adaptive controller for prefetching in a banked shared last-level cache. ACM TRANSACTIONS ON ARCHITECTURE AND CODE OPTIMIZATION. 2012. DOI: 10.1145/2086696.2086698
  
  
• Bosque,A.;Viñals,V.;Ibañez,P.;Llaberia,J. M. Filtering directory lookups in CMPs with write-through caches. LECTURE NOTES IN COMPUTER SCIENCE. 2011. DOI: 10.1007/978-3-642-23400-2_26
  
  
• Briz Velasco, José Luis; Ramos, Luis M.; Ibáñez, Pablo E.; Viñals, Victor. Multi-level Adaptive Prefetching based on Performance Gradient Tracking. THE JOURNAL OF INSTRUCTION-LEVEL PARALLELISM. 2011
  
  
• Bosque, A.; Viñals, V.; Ibáñez, P.; Llabería, J.M. Filtering directory lookups in CMPs. MICROPROCESSORS AND MICROSYSTEMS. 2011. DOI: 10.1016/j.micpro.2011.08.006
  
  
• Torres, E.; Ibañez, P.; Viñals-Yufera, V.; Llaberia, J.M. Store buffer design for multibanked data caches. IEEE TRANSACTIONS ON COMPUTERS. 2009. DOI: 10.1109/TC.2009.57
  
  
• Sahelices, B.; Ibáñez, P.; Viñals, V. ; Llabería, J.M. A methodology to characterize critical section bottlenecks in DSM multiprocessors. LECTURE NOTES IN COMPUTER SCIENCE. 2009. DOI: 10.1007/978-3-642-03869-3_17
  
  
• Ramos, L. M.;Briz,J. L.;Ibañez,P. E.;Viñals,V. Low-Cost Adaptive Data Prefetching. LECTURE NOTES IN COMPUTER SCIENCE. 2008
  
  
• Ramos, Luis M; Briz, José Luis; Ibáñez, Pablo E; Viñals, Víctor. Data prefetching in a cache hierarchy with high bandwidth and capacity. ACM SIGARCH COMPUTER ARCHITECTURE NEWS. 2007. DOI: 10.1145/1327312.1327319
  
  
• Alastruey,J.;Briz,J. L.;Ibanez,P.;Vinals,V. Software demand, hardware supply. IEEE MICRO. 2006
  
  
• de Dios,A.;Sahelices,B.;Ibanez,P.;Vinals,V.;Llaberia,J. M. Speeding-Up Synchronizations in DSM Multiprocessors. LECTURE NOTES IN COMPUTER SCIENCE. 2006
  
  
• Torres, E. F.;Ibanez, P.;Vinals, V.;Llaberia, J. M. Contents management in first-level multibanked data caches. LECTURE NOTES IN COMPUTER SCIENCE. 2004
  
  
• Torres, E. F.;Ibanez, P.;Vinals, V.;Llaberia, J. M. Counteracting bank misprediction in sliced first-level caches. LECTURE NOTES IN COMPUTER SCIENCE. 2003
  
  

Proyectos

• ACELERADORES OPTIMIZADOS Y RESILIENTES PARA APRENDIZAJE AUTOMÁTICO EN ENTORNOS RISC-V (RETORNNA) (PDC2023-145851-I00). 01/01/24 - 31/12/25
  
  
• PID2022-136454NB-C22: Arquitectura y programación de Computadores Escalables de Alto Rendimiento y Bajo Consumo III - UZ. 01/09/23 - 31/08/26
  
  
• T58_23R: gaZ: grupo de Arquitectura de Computadores de la Universidad de Zaragoza. 01/01/23 - 31/12/25
  
  
• PID2019-105660RB-C21: Jerarquía de memoria, gestión de tareas y optimización de aplicaciones. 01/06/20 - 29/02/24
  
  
• JIUZ-2019-TEC-08: Técnicas de Redistribución de Registros en GPUs con Fallos Permanentes. 01/01/20 - 31/12/20
  
  
• T58_20R: Grupo De Arquitectura De Computadores De La Universidad De Zaragoza (gaZ). 01/01/20 - 31/12/22
  
  
• JIUZ-2018-TEC-13:CARACTERIZACIÓN DEL ENVEJECIMIENTO DE LOS TRANSISTORES UTILIZADOS EN ACELERADORES PARA REDES NEURONALES Y DISEÑO DE MECANISMOS ARQUITECTÓNICOS PARA COMBATIR SU EFECTO. 01/01/19 - 31/12/19
  
  
• GRUPO DE REFERENCIA GRUPO DE ARQUITECTURA DE COMPUTADORES DE LA UNIZAR(gaZ). 01/01/17 - 31/12/19
  
  
• TIN2016-76635-C2-1-R: COORDINADOR: ARQUITECTURA Y PROGRAMACIÓN DE COMPUTADORES ESCALABLES DE ALTO RENDIMIENTO Y BAJO CONSUMO. 30/12/16 - 31/12/20
  
  
• GRUPO CONSOLIDADO T48 gaZ: GRUPO DE ARQUITECTURA DE COMPUTADORES DE LA UNIVERSIDAD DE ZARAGOZA. 01/01/16 - 31/12/16
  
  
• GRUPO CONSOLIDADO T48 GRUPO DE ARQUITECTURA DE COMPUTADORES DE LA UNIVERSIDAD DE ZARAGOZA (gaZ). 01/01/15 - 31/12/15
  
  
• GRUPO CONSOLIDADO T48 GRUPO DE ARQUITECTURA DE COMPUTADORES DE LA UNIVERSIDAD DE ZARAGOZA (gaZ). 01/01/14 - 31/12/14
  
  
• TIN2013-46957-C2-1-P: JERARQUÍA DE MEMORIA Y APLICACIONES. 01/01/14 - 31/12/17
  
  
• GRUPO CONSOLIDADO T48 GRUPO DE ARQUITECTURA DE COMPUTADORES DE LA UNIVERSIDAD DE ZARAGOZA (gaZ). 01/01/13 - 31/12/13
  
  
• GRUPO CONSOLIDADO T48 GRUPO DE ARQUITECTURA DE COMPUTADORES DE LA UNIVERSIDAD DE ZARAGOZA (GAZ). 01/01/11 - 31/12/12
  
  
• TIN2010-21291-C02-01. JERARQUÍA DE MEMORIA. 01/01/11 - 31/12/14
  
  
• PIREGRID I3A. 01/06/09 - 31/05/12
  
  
• GRUPO CONSOLIDADO T48 GRUPO DE ARQUITECTURA DE COMPUTADORES DE LA UNIVERSIDAD DE ZARAGOZA (GAZ). 01/01/08 - 31/12/10
  
  
• TIN2007-66423 JERARQUÍA DE MEMORIA DE ALTO RENDIMIENTO. 01/10/07 - 31/12/10
  
  
• INF2007-TEC-14 NODOS DE COMPUTACION TIPO ALTIX XE 210 CON PROCESADORES DE DOBLE NUCLEO. 29/06/07 - 31/12/07
  
  
• GRUPO CONSOLIDADO T48 GRUPO DE ARQUITECTURA DE COMPUTADORES DE LA UNIVERSIDAD DE ZARAGOZA (gaZ). 01/01/05 - 31/12/07
  
  
• TIN2004-07739-C02-02. COMPUTACION DE ALTAS PRESTACIONES IV. JERARQUIA DE MEMORIA DE ALTAS PRESTACIONES. 13/12/04 - 12/12/07
  
  
• TIC2001-0995-C02-02. COMPUTACION DE ALTAS PRESTACIONES III. JERARQUIA DE MEMORIA DE ALTAS PRESTACIONES. 28/12/01 - 27/12/04
  
  
• TIC98-0511-C02-02 COMPUTACIÓN DE ALTAS PRESTACIONES II. OCULTACIÓN DE LATENCIA. 01/10/98 - 30/09/01
  
  

Dirección de tesis

• Contributions to high performance memory hierarchies: program characterization, resoruce control, transactional synchronization and hardware perfetching. Universidad de Zaragoza. Sobresaliente cum laude. 17/04/23
  
  
• Improving the SLLC efficiency bu exploiting reuse locality and adjusting prefetch. Universidad de Zaragoza. Apto cum laude. 20/05/13
  
  
• Filtering directory lookups in CMPs. Universidad de Zaragoza. Sobresaliente "Cum Laude". 11/11/11
  
  
• Análisis de comportamientos de las instrucciones Load. Aplicación en prebúsquedas y anticipación de direcciones. Universidad de Zaragoza. Sobresaliente "Cum Laude". 22/12/09
  
  
• Alternativas de Diseño en Memoria Cache de Primer Nivel Multibanco. Universidad de Zaragoza. Sobresaliente "Cum Laude". 30/06/05
  
  

Dirección de proyectos fin de carrera

• Aplicación móvil para el cálculo de las necesidades hídricas en el cultivo de maíz en España. Universidad de Zaragoza. Sobresaliente. 29/06/17
  
  
• ANÁLISIS Y OPTIMIZACIÓN DE GEM: UNA LIBRERÍA PARA EL ANÁLISIS E INDEXACIÓN DE INFORMACIÓN GENÉTICA. Universidad de Zaragoza. Sobresaliente. 24/09/10
  
  
• CARACTERIZACIÓN DE BIOBENCH/BIOPARALLEL EN UNA JERARQUÍA DE MEMORIA MODERNA. Universidad de Zaragoza. Notable. 06/03/08
  
  
• CARACTERIZACIÓN DE MEMORIAS DINÁMICAS CICLO A CICLO Y APLICACIÓN AL DISEÑO HARDWARE DE UN CONTROLADOR DE MEMORIA. Universidad de Zaragoza. Sobresaliente. 19/12/07
  
  
• SIMFO: SIMULADOR FUERA DE ORDEN DE UN PROCESADOR SUPERESCALAR SPARCv9. Universidad de Zaragoza. Sobresaliente. 24/06/99
  
  
• SISTEMA AUTOMATICO DE ALIMENTACION LIQUIDA PARA EXPLOTACIONES INTENSIVAS DE GANADO PORCINO. Universidad de Zaragoza. Sobresaliente. 11/12/98
  
  
• SIMULACION DE JERARQUIAS DE MEMORIA: MUESTREO Y PARALELIZACION. Universidad de Zaragoza. Notable. 06/07/98
  
  
• SIMULACION AVANZADA DE JERARQUIAS DE MEMORIA. Universidad de Zaragoza. Sobresaliente. 26/04/96
  
  
• Diseño de un gestor de memoria virtual paginada para el sistema operativo MINIX sobre i486. Universidad de Zaragoza. Sobreasaliente. 01/02/94
  
  

Dirección de proyectos fin de grado

• Adaptación de una base de datos tiempo real distribuída para un sistema de control masivo (SCADA). Universidad de Zaragoza. Sobresaliente. 23/09/24
  
  
• Simulador de mil camas. Universidad de Zaragoza. Notable. 21/06/23
  
  
• Detección de reuso en LLC mediante filtros Bloom. Universidad de Zaragoza. Sobresaliente. 13/09/22
  
  
• Implementación de prebuscadores de cache para el procesador RISC-V DRAC. Universidad de Zaragoza. Matrícula de honor. 06/10/21
  
  
• Análisis de estrategias de mejora del rendimiento en simulaciones hidráulicas transitorias. Universidad de Zaragoza. Sobresaliente. 16/09/20
  
  
• Método paralelo para la resolución de ecuaciones de ligadura para moléculas lineales con ramificaciones laterales idénticas. Universidad de Zaragoza. Matrícula de honor. 06/07/20
  
  
• Método paralelo de resolución de ecuaciones de ligadura para moléculas lineales. Universidad de Zaragoza. Notable. 11/07/18
  
  
• Diseño y evaluación de las memorias cache para un chip multicore alimentado a muy baja tensión. Universidad de Zaragoza. Sobresaliente. 13/09/16
  
  
• Diseño y evaluación de las memorias cache para un chip multicore alimentado a muy baja tensión. Universidad de Zaragoza. Sobresaliente. 13/09/16
  
  

Dirección de proyectos fin de master

• Caracterización en memoria de la suite de Benchmarks SPEC CPU2017. Universidad de Zaragoza. Matrícula de honor. 03/10/18
  
  
• Selección de contenidos basada en reuso para caches compartidas en exclusión. Universidad de Zaragoza. Sobresaliente. 06/10/14
  
  
• Prebúsqueda adaptativa en un chip multiprocesador. Universidad de Zaragoza. Sobresaliente. 23/09/10
  
  

Otras direcciones

• Influencia de la organización de la memoria principal sobre la prebúsqueda hardware de datos. Universidad de Zaragoza. Notable. 04/09/09. Trabajo conducente a obtención de DEA
  
  

Participaciones en congresos

• High Performance Computer Architecture. Participativo - Ponencia oral (comunicación oral). Compression-Aware and Performance-Efficient Insertion Policies for Long-Lasting Hybrid LLCs. Montreal. 25/02/23
  
  
• XXX Jornadas de Paralelismo. Participativo - Ponencia oral (comunicación oral). Experimentación Preliminar con un Trazador de Rayos para Relacionar Niveles de Abstracción. Cáceres. 18/09/19
  
  
• Workshop on Computer Architecture Education (WCAE'19). In conjunction with The The 46th Int'l Symposium on Computer Architecture (ISCA). Participativo - Ponencia oral (comunicación oral). Exposing Abstraction-Level Interactions with a Parallel Ray Tracer. Phoenix. 22/06/19
  
  
• Workshop on Accelerator Architecture in Computational Biology and Bioinformatics. Participativo - Ponencia oral (comunicación oral). Exact Alignment with FM-index on the Intel Xeon Phi Knights Landing Processor. Vienna. 24/02/18
  
  
• The 2nd Cache Replacement Championship (CRC-2). Participativo - Ponencia oral (comunicación oral). ReD: A Policy Based on Reuse Detection for Demanding Block Selection in Last-Level Caches. Toronto. 24/06/17
  
  
• International Conference on Parallel Processing and Applied Mathematics (PPAM). Participativo - Ponencia oral (comunicación oral). Accelerating sparse arithmetic in the context of newton’s method for small molecules with bond constraints. Krakow. 06/09/15
  
  
• Annual IEEE/ACM International Symposium on Microarchitecture. Participativo - Ponencia oral (comunicación oral). The Reuse Cache: Downsizing the Shared Last-Level Cache. Davis, California. 07/12/13
  
  
• International European Conference on Parallel and Distributed Computing. Participativo - Ponencia oral (comunicación oral). Filtering directory lookups in CMPs with write-through caches. Bordeaux. 29/08/11
  
  
• Euromicro Conference on Digital System Design: Architectures, Methods and Tools. Participativo - Ponencia oral (comunicación oral). Filtering Directory Lookups in CMPs. Lille. 01/09/10
  
  
• Euro-Par Parallel Processing Participativo - Ponencia oral (comunicación oral). A methodology to characterize critical section bottlenecks in DSM multiprocessors. Delft. 25/08/09
  
  
• 1st JILP Data Prefetching Championship Participativo - Ponencia oral (comunicación oral). Multi-level Adaptive Prefetching based on Performance Gradient Tracking. Raleigh, North Carolina. 14/02/09
  
  
• Euro-Par 2008 Parallel Processing. Participativo - Ponencia oral (comunicación oral). Low-cost Adaptive Hardware Prefetching. Las Palmas de Gran Canaria. 26/08/08
  
  
• 8th MEDEA Workshop on Memory performance: Dealing with Applications, systems and architecture. Participativo - Ponencia oral (comunicación oral). Characterization of Apache web server with Specweb2005. Brasov. 15/09/07
  
  
• Advanced Computer Architecture and Compilation for Embedded Systems (ACACES 2007). Participativo - Póster. Critical Sections Characterization in Splash-2 Applications for DSM Multiprocessors. L'Aquila. 13/07/07
  
  
• 7th MEDEA Workshop on Memory performance: Dealing with Applications, systems and architecture. Participativo - Ponencia oral (comunicación oral). Data prefetching in a cache hierarchy with high bandwith and capacity. Seattle. 15/09/06
  
  
• Euro-Par 2006 Parallel Processing: 12th International Euro-Par Conference. Participativo - Ponencia oral (comunicación oral). Speeding-up Synchronizations in DSM Multiprocessors. Dresden. 29/08/06
  
  
• Advanced Computer Architecture and Compilation for Embedded Systems (ACACES 2006). Participativo - Póster. Cache Miss Characterization of Commercial Workloads. L'Aquila. 13/07/06
  
  
• 32nd International Symposium on.Computer Architecture. ISCA ’05. Participativo - Ponencia oral (comunicación oral). Store Buffer Design in First-Level Multibanked Data Caches. Madison, Wisconsin. 04/06/05
  
  
• Euro-Par 2004 Parallel Processing: 10th International Euro-Par Conference. Participativo - Ponencia oral (comunicación oral). Contents Management in First-Level Multibanked Data Caches. Pisa. 31/08/04
  
  
• Euro-Par 2003 Parallel Processing. Participativo - Ponencia oral (comunicación oral). Counteracting Bank Misprediction in Sliced First-Level Caches. 30/08/03
  
  
• XIII Jornadas de Paralelismo. Participativo - Ponencia oral (comunicación oral). SPEC CPU y caches en chip: evolución e interacción. Lérida. 09/09/02
  
  
• Ninth Euromicro Workshop on Parallel and Distributed Processing. Participativo - Ponencia oral (comunicación oral). Hardware Prefetching in Bus-Based Multiprocessors: Pattern Characterization and Cost-Effective Hardware. Mantova. 07/02/01
  
  
• 2000 IEEE International Symposium on Performance Analysis of Systems and Software. Participativo - Ponencia oral (comunicación oral). Modelling Load Address Behaviour Trough Recurrences. Austin, Texas. 24/04/00
  
  
• 12th ACM International Conference on Supercomputing (ICS'98). Participativo - Ponencia oral (comunicación oral). Characterization and improvement of Load/Store Cache-based prefetching. Melbourne. 13/07/98
  
  
• 22nd Euromicro Conference. Participativo - Ponencia oral (comunicación oral). Warm Time Sampling: Fast and Accurate Cycle-Level Simulation of Cache Memory. Prague. 02/09/96
  
  
• 22nd Euromicro Conference. Participativo - Ponencia oral (comunicación oral). Performance Assessment of Contents Management in Multilevel On-Chip Caches. Prague. 02/09/96
  
  

UNIZAR teaching of the last six courses

• Garantía y seguridad. Programa conjunto en Matemáticas-Ingeniería Informática. From the 2022-23 course to the 2024-25 course
  
  
• Procesadores comerciales. Programa conjunto en Matemáticas-Ingeniería Informática. From the 2022-23 course to the 2024-25 course
  
  
• Sistemas operativos. Programa conjunto en Matemáticas-Ingeniería Informática. From the 2020-21 course to the 2024-25 course
  
  
• Computación de altas prestaciones. Máster Universitario en Ingeniería Informática. From the 2019-20 course to the 2024-25 course
  
  
• Garantía y seguridad. Graduado en Ingeniería Informática. From the 2019-20 course to the 2024-25 course
  
  
• Procesadores comerciales. Graduado en Ingeniería Informática. From the 2019-20 course to the 2024-25 course
  
  
• Sistemas operativos. Graduado en Ingeniería Informática. From the 2019-20 course to the 2024-25 course
  
  
• Trabajo fin de grado (computación). Graduado en Ingeniería Informática. During academic year 2023-24
  
  
• Centros de datos. Graduado en Ingeniería Informática. During academic year 2019-20