Perfil (CV) del personal docente investigador

Artículos

• Toca-Díaz, Yamilka; Hernández Palacios, Reynier; Gran Tejero, Rubén; Valero, Alejandro. Flip-and-Patch: A Fault-Tolerant Technique for On-Chip Memories of CNN Accelerators at Low Supply Voltage. MICROPROCESSORS AND MICROSYSTEMS. 2024. DOI: 10.1016/j.micpro.2024.105023
  
  
• Landeros Muñoz, N.; Valero, A.; Gran Tejero, R.; Zoni, D. Gated-CNN: Combating NBTI and HCI aging effects in on-chip activation memories of Convolutional Neural Network accelerators. JOURNAL OF SYSTEMS ARCHITECTURE. 2022. DOI: 10.1016/j.sysarc.2022.102553
  
  
• Valero, Alejandro; Gran-Tejero, Rubén; Suárez-Gracia, Darío; Georgescu, Emanue A.; Ezpeleta, Joaquín; Álvarez, Pedro; Muñoz, Adolfo; Ramos, Luis M.; Ibáñez, Pablo. A learning experience toward the understanding of abstraction-level interactions in parallel applications. JOURNAL OF PARALLEL AND DISTRIBUTED COMPUTING. 2021. DOI: 10.1016/j.jpdc.2021.05.008
  
  
• Valero, A.; Suarez-Gracia, D.; Gran-Tejero, R. DC-Patch: A Microarchitectural Fault Patching Technique for GPU Register Files. IEEE ACCESS. 2020. DOI: 10.1109/ACCESS.2020.3025899
  
  
• Candel, Francisco; Valero, Alejandro; Petit, Salvador; Sahuquillo, Julio. Efficient Management of Cache Accesses to Boost GPGPU Memory Subsystem Performance. IEEE TRANSACTIONS ON COMPUTERS. 2019. DOI: 10.1109/TC.2019.2907591
  
  
• Valero Bresó, Alejandro; Candel Margaix, Francisco; Suárez Gracia, Darío; Petit Martí, Salvador Vicente; Sahuquillo Borrás, Julio. An aging-aware GPU register file design based on data redundancy. IEEE TRANSACTIONS ON COMPUTERS. 2019. DOI: 10.1109/TC.2018.2849376
  
  
• Candel, Francisco; Petit, Salvador; Valero, Alejandro; Sahuquillo, Julio. Improving GPU cache hierarchy performance with a fetch and replacement cache. LECTURE NOTES IN COMPUTER SCIENCE. 2018. DOI: 10.1007/978-3-319-96983-1_17
  
  
• Valero Bresó, Alejandro; Miralaei, Negar; Petit Martí, Salvador Vicente; Sahuquillo Borrás, Julio; Jones, Timothy Martin. On Microarchitectural Mechanisms for Cache Wearout Reduction. IEEE TRANSACTIONS ON VERY LARGE SCALE INTEGRATION (VLSI) SYSTEMS. 2017. DOI: 10.1109/TVLSI.2016.2625809
  
  
• Valero Bresó, Alejandro; Miralaei, Negar; Petit Martí, Salvador Vicente; Sahuquillo Borrás, Julio; Jones, Timothy Martin. Enhancing the L1 Data Cache Design to Mitigate HCI. IEEE COMPUTER ARCHITECTURE LETTERS. 2016. DOI: 10.1109/LCA.2015.2460736
  
  
• Valero Bresó, Alejandro; Sahuquillo Borrás, Julio; Petit Martí, Salvador Vicente; López Rodríguez, Pedro Juan; Duato Marín, José Francisco. Design of Hybrid Second-Level Caches. IEEE TRANSACTIONS ON COMPUTERS. 2015. DOI: 10.1109/TC.2014.2346185
  
  
• Valero Bresó, Alejandro; Petit Martí, Salvador Vicente; Sahuquillo Borrás, Julio; Kaeli, David Richard; Duato Marín, José Francisco. A Reuse-Based Refresh Policy for Energy-Aware eDRAM Caches. MICROPROCESSORS AND MICROSYSTEMS. 2015. DOI: 10.1016/j.micpro.2014.12.001
  
  
• Valero Bresó, Alejandro; Sahuquillo Borrás, Julio; Lorente Garcés, Vicente Jesús; Petit Martí, Salvador Vicente; López Rodríguez, Pedro Juan; Duato Marín, José Francisco. Impact on Performance and Energy of the Retention Time and Processor Frequency in L1 Macrocell-Based Data Caches. IEEE TRANSACTIONS ON VERY LARGE SCALE INTEGRATION (VLSI) SYSTEMS. 2012. DOI: 10.1109/TVLSI.2011.2142202
  
  
• Valero Bresó, Alejandro; Sahuquillo Borrás, Julio; Petit Martí, Salvador Vicente; López Rodríguez, Pedro Juan; Duato Marín, José Francisco. Combining Recency of Information with Selective Random and a Victim Cache in Last-Level Caches. ACM TRANSACTIONS ON ARCHITECTURE AND CODE OPTIMIZATION. 2012. DOI: 10.1145/2355585.2355589
  
  
• Valero Bresó, Alejandro; Petit Martí, Salvador Vicente; Sahuquillo Borrás, Julio; López Rodríguez, Pedro Juan; Duato Marín, José Francisco. Design, Performance, and Energy Consumption of eDRAM/SRAM Macrocells for L1 Data Caches. IEEE TRANSACTIONS ON COMPUTERS. 2012. DOI: 10.1109/TC.2011.138
  
  

Comunicaciones

• Suárez Gracia, D.; Valero, A.; Gran Tejero, R.; Villarroya, M.; Viñals, V. PeRISCVcope: a tiny teaching-oriented RISC-V interpreter. PROCEEDINGS (CONFERENCE ON DESIGN OF CIRCUITS AND INTEGRATED SYSTEMS). 2022. DOI: 10.1109/DCIS55711.2022.9970050
  
  

Proyectos

• JIUZ-2019-TEC-08: Técnicas de Redistribución de Registros en GPUs con Fallos Permanentes. 01/01/20 - 31/12/20
  
  
• T58_20R: Grupo De Arquitectura De Computadores De La Universidad De Zaragoza (gaZ). 01/01/20 - 31/12/22
  
  
• JIUZ-2017-TEC-09: ESTRATEGIAS DE MEJORA SOFTWARE Y HARDWARE PARA SISTEMAS ALTAMENTE HETEROGÉNEOS: PLANIFICACIÓN DINÁMICA Y REDES ON CHIP. 01/01/18 - 28/02/19
  
  
• GRUPO DE REFERENCIA GRUPO DE ARQUITECTURA DE COMPUTADORES DE LA UNIZAR(gaZ). 01/01/17 - 31/12/19
  
  
• Arquitecturas para Sistemas de Computación Inteligentes, Ubicuos y Energéticamente Eficientes. 30/12/16 - 29/12/20
  
  
• Subsistema de Memoria Eficiente para Futuros Sistemas Heterogéneos CPU-GPGPU. 01/01/16 - 31/12/17
  
  
• Microarquitecturas y Compiladores para Futuros Procesadores III. 01/01/14 - 30/06/17
  
  
• Mejora de la Arquitectura de Servidores, Servicios y Aplicaciones. 01/01/13 - 31/12/15
  
  
• Arquitectura de Servidores, Aplicaciones y Servicios. 01/11/10 - 30/06/13
  
  
• Extracción Dinámica del Paralelismo a Nivel de Hebra en Procesadores Clusterizados. 06/10/09 - 30/06/10
  
  

Contratos

• ESTUDIO DEL RENDIMIENTO DE UN SISTEMA DE ADQUISICIÓN Y ANÁLISIS DE SEÑALES DE FIBRA ÓPTICA. 01/02/20 - 30/09/20
  
  

Dirección de proyectos fin de grado

• Análisis, evaluación e implementación de mecanismos de sincronización de hilos en múltiples niveles de abstracción de un sistema informático. Universidad de Zaragoza. Sobresaliente. 17/12/21
  
  
• Análisis y estudio de los mecanismos de sincronización far atomics en multiprocesadores ARM. Universidad de Zaragoza. Matrícula de honor. 16/12/21
  
  
• Caracterización del envejecimiento en los bancos de registros de microprocesadores x86. Universidad de Zaragoza. Notable. 02/10/20
  
  
• Diseño de Caches L1 utilizando la tecnología emergente Domain Wall Memory. Universitat Politècnica de València. Matrícula de Honor. 14/07/20
  
  
• Mitigación de ataques de canal lateral basados en caracterización térmica y eléctrica. Universidad de Zaragoza. Sobresaliente. 11/09/19
  
  
• Análisis y optimización de prestaciones y eficiencia energética de un servidor para centros de datos. Universidad de Zaragoza. Matrícula de honor. 14/12/18
  
  

Dirección de proyectos fin de master

• Characterization and performance enhancement for ORBSLAM: a study of multi-processing parallelization techniques. Universidad de Zaragoza. Sobresaliente. 20/12/23
  
  
• Fusión de los Niveles L1 y L2 de la Jerarquía de Memoria Cache Utilizando DWM (Master Universitario en Ingeniería de Computadores y Redes). Universitat Politècnica de València. Matrícula de Honor. 09/07/21
  
  

Participaciones en congresos

• XXXIII Jornadas de Paralelismo (JP2023). Participativo - Ponencia oral (comunicación oral). Diseño de Memorias On-Chip para Aceleradores CNN Alimentados a Baja Tensión. Ciudad Real. 19/09/23
  
  
• 2023 26th Euromicro Conference on Digital System Design (DSD). Participativo - Ponencia oral (comunicación oral). On Fault-Tolerant Microarchitectural Techniques for Voltage Underscaling in On-Chip Memories of CNN Accelerators. Durrës. 06/09/23
  
  
• XXXVII CONFERENCE ON DESIGN OF CIRCUITS AND INTEGRATED SYSTEMS (DCIS 2022). Participativo - Ponencia oral (comunicación oral). peRISCVcope: A Tiny Teaching-Oriented RISC-V Interpreter. Pamplona. 16/11/22
  
  
• XXXII Jornadas de Paralelismo. Participativo - Ponencia oral (comunicación oral). Tratamiento Antiedad en Aceleradores de Redes Neuronales Convolucionales. Alicante. 21/09/22
  
  
• The 18th International Summer School on Advanced Computer Architecture and Compilation for High-Performance and Embedded Systems. Participativo - Póster. Impact on the Accuracy of Aggressive Voltage Underscaling in CNN Accelerators. Fiuggi. 07/07/22
  
  
• 36th ACM International Conference on Supercomputing (ICS 2022). Participativo - Ponencia oral (comunicación oral). Fast-Track Cache: A Huge Racetrack Memory L1 Data Cache. Evento Virtual. 27/06/22
  
  
• XXXI Jornadas de Paralelismo. Participativo - Ponencia oral (comunicación oral). Diseño de una Cache de Primer Nivel con Tecnología DWM. Málaga. 22/09/21
  
  
• XXXI Jornadas de Paralelismo. Participativo - Ponencia oral (comunicación oral). RRCD: Redirección de Registros Basada en Compresión de Datos para Tolerar Fallos Permanentes en una GPU. Málaga. 22/09/21
  
  
• XXX Jornadas de Paralelismo. Participativo - Ponencia oral (comunicación oral). Experimentación Preliminar con un Trazador de Rayos para Relacionar Niveles de Abstracción. Cáceres. 18/09/19
  
  
• Workshop on Computer Architecture Education (WCAE'19). In conjunction with The The 46th Int'l Symposium on Computer Architecture (ISCA). Participativo - Ponencia oral (comunicación oral). Exposing Abstraction-Level Interactions with a Parallel Ray Tracer. Phoenix. 22/06/19
  
  
• Jornadas SARTECO (2018). Participativo - Ponencia oral (comunicación oral). Atomicidad, Consistencia, Paralelismo y Concurrencia en un Trazador de Rayos elaborado a lo largo del Grado en Ingeniería Informática. Teruel. 12/09/18
  
  
• XXIX Jornadas de Paralelismo. Participativo - Ponencia oral (comunicación oral). Mejora de las prestaciones de las GPU con una cache para búsquedas y reemplazos. Teruel. 12/09/18
  
  
• XXIX Jornadas de Paralelismo. Participativo - Ponencia oral (comunicación oral). Atomicidad, Consistencia, Paralelismo y Concurrencia en un Trazador de Rayos elaborado a lo largo del Grado en Ingeniería Informática. Teruel. 12/09/18
  
  
• The 24th International European Conference on Parallel and Distributed Computing (Euro-Par). Participativo - Ponencia oral (comunicación oral). Improving GPU Cache Hierarchy Performance with a Fetch and Replacement Cache. Torino. 27/08/18
  
  
• The 29th International Symposium on Computer Architecture and High Performance Computing. Participativo - Ponencia oral (comunicación oral). Exploiting Data Compression to Mitigate Aging in GPU Register Files. Campinas. 17/10/17
  
  
• XXVIII Jornadas de Paralelismo. Participativo - Ponencia oral (comunicación oral). Reducción del Efecto BTI en el Banco de Registros de las GPU. Málaga. 19/09/17
  
  
• XXVI Jornadas de Paralelismo. Participativo - Ponencia oral (comunicación oral). Política de Refresco Selectiva para Memorias Cache eDRAM. Córdoba. 23/09/15
  
  
• XXV Jornadas de Paralelismo. Participativo - Ponencia oral (comunicación oral). Cache Híbrida de Primer Nivel Tolerante a Fallos. Valladolid. 17/09/14
  
  
• The 16th IEEE International Conference on High Performance Computing and Communications. Participativo - Ponencia oral (comunicación oral). Analyzing the Optimal Voltage/Frequency Pair in Fault-Tolerant Caches. París. 20/08/14
  
  
• XXIV Jornadas de Paralelismo (CEDI 2013). Participativo - Ponencia oral (comunicación oral). Prestaciones y consumo de caches híbridas variando la proporción de bancos SRAM. Madrid. 17/09/13
  
  
• Euro-Par 2013: Parallel Processing Workshops. Second International Workshop on On-Chip Memory Hierarchies and Interconnects: Organization, Management and Implementation. Participativo - Ponencia oral (comunicación oral). Enhancing Performance and Energy Consumption of HER Caches by Adding Associativity. Aachen. 27/08/13
  
  
• The 27th International Conference on Supercomputing. Participativo - Póster. Exploiting Reuse Information to Reduce Refresh Energy in On-Chip eDRAM Caches. Eugene. 10/06/13
  
  
• Design, Automation, and Test in Europe Conference. Participativo - Ponencia oral (comunicación oral). Combining RAM technologies for hard-error recovery in L1 data caches working at very-low power modes. Grenoble. 18/03/13
  
  
• The 8th International Conference on High-Performance and Embedded Architectures and Compilers. Participativo - Ponencia invitada/ Keynote. Combining Recency of Information with Selective Random and a Victim Cache in Last-Level Caches. Berlín. 21/01/13
  
  
• The 30th IEEE International Conference on Computer Design. Participativo - Ponencia oral (comunicación oral). Analyzing the Optimal Ratio of SRAM Banks in Hybrid Caches. Montreal. 30/09/12
  
  
• XXIII Jornadas de Paralelismo. Participativo - Ponencia oral (comunicación oral). Incremento en las prestaciones del algoritmo pMRU mediante el uso de una cache víctima. Elche. 19/09/12
  
  
• The 8th International Summer School on Advanced Computer Architecture and Compilation for High-Performance and Embedded Systems. Participativo - Póster. MRU-Tour: A Concept to be Applied in Last-Level Cache Replacement. Fiuggi. 08/07/12
  
  
• The 23rd International Symposium on Computer Architecture and High Performance Computing. Participativo - Ponencia oral (comunicación oral). MRU-Tour-based Replacement Algorithms for Last-Level Caches. Vitória. 26/10/11
  
  
• The 20th International Conference on Parallel Architectures and Compilation Techniques. Participativo - Póster. Improving Last-Level Cache Performance by Exploiting the Concept of MRU-Tour. Galveston Island. 10/10/11
  
  
• XXII Jornadas de Paralelismo. Participativo - Ponencia oral (comunicación oral). Algoritmo de reemplazo para cache de último nivel basado en periodos MRU. La Laguna. 07/09/11
  
  
• The 7th International Summer School on Advanced Computer Architecture and Compilation for High-Performance and Embedded Systems. Participativo - Póster. Combining Technologies to Reduce Energy in L1 Data Caches. Fiuggi. 10/07/11
  
  
• XXI Jornadas de Paralelismo. Participativo - Ponencia oral (comunicación oral). Impacto en las prestaciones y energía de una cache de datos de primer nivel basada en macroceldas. Valencia. 01/09/10
  
  
• The 42nd IEEE/ACM International Symposium on Microarchitecture. Participativo - Ponencia oral (comunicación oral). An Hybrid eDRAM/SRAM Macrocell to Implement First-Level Data Caches. Nueva York. 12/12/09
  
  
• XX Jornadas de Paralelismo. Participativo - Ponencia oral (comunicación oral). Memoria dinámica en caches de datos de primer nivel sin necesidad de refresco. La Coruña. 01/09/09
  
  

Estancias

• University of Cambridge. Cambridge, Cambridgeshire. Reino Unido. 20/08/15 - 21/11/15
  
  
• University of Cambridge. Cambridge, Cambridgeshire. Reino Unido. 19/09/14 - 23/12/14
  
  
• Northeastern University. Boston, MA. Estados Unidos de América. 01/10/13 - 31/01/14
  
  

Organizaciones de actividades de I+D+i

• The 22nd IEEE Symposium on High Performance Computer Architecture (HPCA 2016), The 21st ACM SIGPLAN Symposium on Principles and Practice of Parallel Programming (PPoPP 2016), The 14th International Symposium on Code Generation and Optimization (CGO 2016). 12/03/16 - 16/03/16
  
  
• The 47th Annual IEEE/ACM International Symposium on Microarchitecture (MICRO 2014). 12/12/14 - 17/12/14
  
  
• III Congreso Español de Informática (CEDI 2010). 07/09/10 - 10/09/10
  
  

Docencia UNIZAR

• Introducción a los computadores. Programa conjunto en Matemáticas-Ingeniería Informática. Durante el curso 2024-25
  
  
• Arquitectura y organización de computadores 2. Graduado en Ingeniería Informática. Del curso 2022-23 al curso 2024-25
  
  
• Introducción a los computadores. Graduado en Ingeniería Informática. Del curso 2022-23 al curso 2024-25
  
  
• Programming and architecture of computing systems. Máster Universitario en Robótica, Gráficos y Visión por Computador / Robotics, Graphics and Computer. Del curso 2020-21 al curso 2024-25
  
  
• Introducción a los computadores. Graduado en Ingeniería de Tecnologías y Servicios de Telecomunicación. Del curso 2018-19 al curso 2024-25
  
  
• Prácticas externas 6. Graduado en Ingeniería Informática. Durante el curso 2023-24
  
  
• Arquitectura y organización de computadores II. Programa conjunto en Matemáticas-Ingeniería Informática. Del curso 2022-23 al curso 2023-24
  
  
• Introducción a los computadores. Programa conjunto en Matemáticas-Ingeniería Informática. Durante el curso 2022-23
  
  
• Sistemas de información en organizaciones industriales. Máster Universitario en Ingeniería Industrial. Del curso 2018-19 al curso 2022-23
  
  
• Sistemas operativos. Graduado en Ingeniería Informática. Durante el curso 2021-22
  
  
• Sistemas operativos. Programa conjunto en Matemáticas-Ingeniería Informática. Durante el curso 2021-22
  
  
• Sistemas de información en organizaciones industriales. Programa conjunto en Máster Universitario en Ingeniería Industrial-Máster Universitario en Energías Del curso 2020-21 al curso 2021-22
  
  
• Sistemas de información en organizaciones industriales. Programa conjunto en Máster Universitario en Ingeniería Industrial-Máster Universitario en Ingenierí. Del curso 2020-21 al curso 2021-22
  
  
• Sistemas de información en organizaciones industriales. Programa conjunto en Máster Universitario en Ingeniería Industrial-Máster Universitario en Ingenierí. Del curso 2020-21 al curso 2021-22
  
  
• Centros de datos. Graduado en Ingeniería Informática. Durante el curso 2020-21
  
  
• Introducción a los computadores. Graduado en Ingeniería Informática. Del curso 2019-20 al curso 2020-21
  
  
• Arquitectura de sistemas. Graduado en Ingeniería de Tecnologías y Servicios de Telecomunicación. Del curso 2016-17 al curso 2020-21
  
  
• Arquitectura y organización de computadores 2. Graduado en Ingeniería Informática. Del curso 2016-17 al curso 2020-21
  
  
• Introducción a los computadores. Graduado en Ingeniería Informática. Del curso 2016-17 al curso 2017-18
  
  

Docencia no UNIZAR

• Sistemas heterogéneos: arquitectura y programación. Universidad de Verano de Teruel (UVT). Universidad de Verano de Teruel (UVT). 10/09/2018 - 11/09/2018
  
  
• Arquitecturas avanzadas. Graduado o Graduada en Ingeniería Informática. Universidad Politécnica de Valencia. 01/02/2014 - 30/04/2014
  
  
• Arquitecturas avanzadas. Graduado o Graduada en Ingeniería Informática. Universidad Politécnica de Valencia. 01/02/2013 - 30/04/2013